Lines Matching defs:x
75 #define IMC_NODEID_UBOX_MASK(x) ((x) & 0x7) argument
82 #define IMC_NODEID_IVY_BRD_UPPER(x) BITX(x, 3, 3) argument
83 #define IMC_NODEID_IVY_BRD_LOWER(x) BITX(x, 1, 0) argument
84 #define IMC_NODEID_IVY_BRD_HA(x) BITX(x, 2, 2) argument
89 #define IMC_MCMTR_CLOSED_PAGE(x) BITX(x, 0, 0) argument
90 #define IMC_MCMTR_LOCKSTEP(x) BITX(x, 1, 1) argument
91 #define IMC_MCMTR_ECC_ENABLED(x) BITX(x, 2, 2) argument
93 #define IMC_MCMTR_DDR4_HAS_BRD(x) BITX(x, 14, 14) argument
106 #define IMC_MTR_CA_WIDTH(x) BITX(x, 1, 0) argument
111 #define IMC_MTR_RA_WIDTH(x) BITX(x, 4, 2) argument
116 #define IMC_MTR_DENSITY_IVY_BRD(x) BITX(x, 6, 5) argument
117 #define IMC_MTR_DENSITY_SKX(x) BITX(x, 7, 5) argument
119 #define IMC_MTR_WIDTH_IVB_HAS(x) BITX(x, 8, 7) argument
120 #define IMC_MTR_WIDTH_BRD_SKX(x) BITX(x, 9, 8) argument
122 #define IMC_MTR_DDR_RANKS(x) BITX(x, 13, 12) argument
126 #define IMC_MTR_PRESENT_SNB_BRD(x) BITX(x, 14, 14) argument
127 #define IMC_MTR_PRESENT_SKYLAKE(x) BITX(x, 15, 15) argument
129 #define IMC_MTR_RANK_DISABLE(x) BITX(x, 19, 16) argument
131 #define IMC_MTR_DDR4_ENABLE_HAS_BRD(x) BITX(x, 20, 20) argument
132 #define IMC_MTR_HDRL_HAS_SKX(x) BITX(x, 21, 21) argument
133 #define IMC_MTR_HDRL_PARITY_HAS_SKX(x) BITX(x, 22, 22) argument
134 #define IMC_MTR_3DSRANKS_HAS_SKX(x) BITX(x, 24, 23) argument
139 #define IMC_MC_MIRROR_SNB_BRD(x) BITX(x, 0, 0) argument
205 #define IMC_SAD_DRAM_RULE_ENABLE(x) BITX(x, 0, 0) argument
207 #define IMC_SAD_DRAM_INTERLEAVE_SNB_BRD(x) BITX(x, 1, 1) argument
211 #define IMC_SAD_DRAM_INTERLEAVE_SKX(x) BITX(x, 2, 1) argument
217 #define IMC_SAD_DRAM_ATTR_SNB_BRD(x) BITX(x, 3, 2) argument
218 #define IMC_SAD_DRAM_ATTR_SKX(x) BITX(x, 4, 3) argument
223 #define IMC_SAD_DRAM_MOD23_SKX(x) BITX(x, 6, 5) argument
229 #define IMC_SAD_DRAM_LIMIT_SNB_BRD(x) BITX(x, 25, 6) argument
230 #define IMC_SAD_DRAM_LIMIT_SKX(x) BITX(x, 26, 7) argument
234 #define IMC_SAD_DRAM_A7_IVB_BRD(x) BITX(x, 26, 26) argument
235 #define IMC_SAD_DRAM_MOD3_SKX(x) BITX(x, 27, 27) argument
236 #define IMC_SAD_DRAM_MOD3_MODE_SKX(x) BITX(x, 31, 30) argument
252 #define IMC_SAD_ILEAVE_SKX_LOCAL(x) BITX(x, 3, 3) argument
253 #define IMC_SAD_ILEAVE_SKX_TARGET(x) BITX(x, 2, 0) argument
284 #define IMC_TAD_LIMIT(x) BITX(x, 31, 12) argument
288 #define IMC_TAD_SOCK_WAY(x) BITX(x, 11, 10) argument
293 #define IMC_TAD_CHAN_WAY(x) BITX(x, 9, 8) argument
294 #define IMC_TAD_TARG3(x) BITX(x, 7, 6) argument
295 #define IMC_TAD_TARG2(x) BITX(x, 5, 4) argument
296 #define IMC_TAD_TARG1(x) BITX(x, 3, 2) argument
297 #define IMC_TAD_TARG0(x) BITX(x, 1, 0) argument
304 #define IMC_TAD_BASE_BASE(x) BITX(x, 31, 12) argument
307 #define IMC_TAD_BASE_CHAN_GRAN(x) BITX(x, 7, 6) argument
312 #define IMC_TAD_BASE_SOCK_GRAN(x) BITX(x, 5, 4) argument
318 #define IMC_TADCHAN_OFFSET_SNB_BRD(x) BITX(x, 25, 6) argument
319 #define IMC_TADCHAN_OFFSET_SKX(x) BITX(x, 23, 4) argument
325 #define IMC_TAD_SYSDEF_LOCKSTEP(x) BITX(x, 7, 7) argument
326 #define IMC_TAD_SYSDEF2_SHIFTUP(x) BITX(x, 22, 22) argument
327 #define IMC_TAD_SYSDEF2_CHANHASH(x) BITX(x, 21, 21) argument
339 #define IMC_RIR_WAYNESS_ENABLED(x) BITX(x, 31, 31) argument
340 #define IMC_RIR_WAYNESS_WAY(x) BITX(x, 29, 28) argument
341 #define IMC_RIR_LIMIT_HAS_SKX(x) BITX(x, 11, 1) argument
342 #define IMC_RIR_LIMIT_SNB_IVB(x) BITX(x, 10, 1) argument
350 #define IMC_RIR_OFFSET_TARGET_BRD(x) BITX(x, 23, 20) argument
351 #define IMC_RIR_OFFSET_TARGET(x) BITX(x, 19, 16) argument
352 #define IMC_RIR_OFFSET_OFFSET_HAS_SKX(x) BITX(x, 15, 2) argument
353 #define IMC_RIR_OFFSET_OFFSET_SNB_IVB(x) BITX(x, 14, 2) argument
365 #define IMC_UBOX_CPUBUSNO_0(x) BITX(x, 7, 0) argument
366 #define IMC_UBOX_CPUBUSNO_1(x) BITX(x, 15, 8) argument
367 #define IMC_UBOX_CPUBUSNO_2(x) BITX(x, 23, 16) argument