1 /* 2 * CDDL HEADER START 3 * 4 * The contents of this file are subject to the terms of the 5 * Common Development and Distribution License (the "License"). 6 * You may not use this file except in compliance with the License. 7 * 8 * You can obtain a copy of the license at usr/src/OPENSOLARIS.LICENSE 9 * or http://www.opensolaris.org/os/licensing. 10 * See the License for the specific language governing permissions 11 * and limitations under the License. 12 * 13 * When distributing Covered Code, include this CDDL HEADER in each 14 * file and include the License file at usr/src/OPENSOLARIS.LICENSE. 15 * If applicable, add the following below this CDDL HEADER, with the 16 * fields enclosed by brackets "[]" replaced with your own identifying 17 * information: Portions Copyright [yyyy] [name of copyright owner] 18 * 19 * CDDL HEADER END 20 */ 21 /* 22 * Copyright 2009 Sun Microsystems, Inc. All rights reserved. 23 * Use is subject to license terms. 24 */ 25 /* 26 * Copyright (c) 2017, Joyent, Inc. 27 */ 28 29 #ifndef _SYS_PCIE_H 30 #define _SYS_PCIE_H 31 32 #ifdef __cplusplus 33 extern "C" { 34 #endif 35 36 #include <sys/pci.h> 37 38 /* 39 * PCI Express capability registers in PCI configuration space relative to 40 * the PCI Express Capability structure. 41 */ 42 #define PCIE_CAP_ID PCI_CAP_ID 43 #define PCIE_CAP_NEXT_PTR PCI_CAP_NEXT_PTR 44 #define PCIE_PCIECAP 0x02 /* PCI-e Capability Reg */ 45 #define PCIE_DEVCAP 0x04 /* Device Capability */ 46 #define PCIE_DEVCTL 0x08 /* Device Control */ 47 #define PCIE_DEVSTS 0x0A /* Device Status */ 48 #define PCIE_LINKCAP 0x0C /* Link Capability */ 49 #define PCIE_LINKCTL 0x10 /* Link Control */ 50 #define PCIE_LINKSTS 0x12 /* Link Status */ 51 #define PCIE_SLOTCAP 0x14 /* Slot Capability */ 52 #define PCIE_SLOTCTL 0x18 /* Slot Control */ 53 #define PCIE_SLOTSTS 0x1A /* Slot Status */ 54 #define PCIE_ROOTCTL 0x1C /* Root Control */ 55 #define PCIE_ROOTSTS 0x20 /* Root Status */ 56 #define PCIE_DEVCAP2 0x24 /* Device Capability 2 */ 57 #define PCIE_DEVCTL2 0x28 /* Device Control 2 */ 58 #define PCIE_DEVSTS2 0x2A /* Device Status 2 */ 59 #define PCIE_LINKCAP2 0x2C /* Link Capability 2 */ 60 #define PCIE_LINKCTL2 0x30 /* Link Control 2 */ 61 #define PCIE_LINKSTS2 0x32 /* Link Status 2 */ 62 #define PCIE_SLOTCAP2 0x34 /* Slot Capability 2 */ 63 #define PCIE_SLOTCTL2 0x38 /* Slot Control 2 */ 64 #define PCIE_SLOTSTS2 0x3A /* Slot Status 2 */ 65 66 /* 67 * PCI-Express Config Space size 68 */ 69 #define PCIE_CONF_HDR_SIZE 4096 /* PCIe configuration header size */ 70 71 /* 72 * PCI-Express Capabilities Register (2 bytes) 73 */ 74 #define PCIE_PCIECAP_VER_1_0 0x1 /* PCI-E spec 1.0 */ 75 #define PCIE_PCIECAP_VER_2_0 0x2 /* PCI-E spec 2.0 */ 76 #define PCIE_PCIECAP_VER_MASK 0xF /* Version Mask */ 77 #define PCIE_PCIECAP_DEV_TYPE_PCIE_DEV 0x00 /* PCI-E Endpont Device */ 78 #define PCIE_PCIECAP_DEV_TYPE_PCI_DEV 0x10 /* "Leg PCI" Endpont Device */ 79 #define PCIE_PCIECAP_DEV_TYPE_ROOT 0x40 /* Root Port of Root Complex */ 80 #define PCIE_PCIECAP_DEV_TYPE_UP 0x50 /* Upstream Port of Switch */ 81 #define PCIE_PCIECAP_DEV_TYPE_DOWN 0x60 /* Downstream Port of Switch */ 82 #define PCIE_PCIECAP_DEV_TYPE_PCIE2PCI 0x70 /* PCI-E to PCI Bridge */ 83 #define PCIE_PCIECAP_DEV_TYPE_PCI2PCIE 0x80 /* PCI to PCI-E Bridge */ 84 #define PCIE_PCIECAP_DEV_TYPE_RC_IEP 0x90 /* RootComplex Integrated Dev */ 85 #define PCIE_PCIECAP_DEV_TYPE_RC_EC 0xA0 /* RootComplex Evt Collector */ 86 #define PCIE_PCIECAP_DEV_TYPE_MASK 0xF0 /* Device/Port Type Mask */ 87 #define PCIE_PCIECAP_SLOT_IMPL 0x100 /* Slot Impl vs Integrated */ 88 #define PCIE_PCIECAP_INT_MSG_NUM 0x3E00 /* Interrupt Message Number */ 89 90 /* 91 * Device Capabilities Register (4 bytes) 92 */ 93 #define PCIE_DEVCAP_MAX_PAYLOAD_128 0x0 94 #define PCIE_DEVCAP_MAX_PAYLOAD_256 0x1 95 #define PCIE_DEVCAP_MAX_PAYLOAD_512 0x2 96 #define PCIE_DEVCAP_MAX_PAYLOAD_1024 0x3 97 #define PCIE_DEVCAP_MAX_PAYLOAD_2048 0x4 98 #define PCIE_DEVCAP_MAX_PAYLOAD_4096 0x5 99 #define PCIE_DEVCAP_MAX_PAYLOAD_MASK 0x7 /* Max Payload Size Supported */ 100 101 #define PCIE_DEVCAP_PHTM_FUNC_NONE 0x00 /* No Function # bits used */ 102 #define PCIE_DEVCAP_PHTM_FUNC_ONE 0x08 /* First most sig. bit used */ 103 #define PCIE_DEVCAP_PHTM_FUNC_TWO 0x10 /* First 2 most sig bit used */ 104 #define PCIE_DEVCAP_PHTM_FUNC_THREE 0x18 /* All 3 bits used */ 105 #define PCIE_DEVCAP_PHTM_FUNC_MASK 0x18 /* Phantom Func Supported */ 106 107 #define PCIE_DEVCAP_EXT_TAG_5BIT 0x00 /* 5-Bit Tag Field Supported */ 108 #define PCIE_DEVCAP_EXT_TAG_8BIT 0x20 /* 8-Bit Tag Field Supported */ 109 #define PCIE_DEVCAP_EXT_TAG_MASK 0x20 /* Ext. Tag Field Supported */ 110 111 #define PCIE_DEVCAP_EP_L0S_LAT_MIN 0x000 /* < 64 ns */ 112 #define PCIE_DEVCAP_EP_L0S_LAT_64ns 0x040 /* 64 ns - 128 ns */ 113 #define PCIE_DEVCAP_EP_L0S_LAT_128ns 0x080 /* 128 ns - 256 ns */ 114 #define PCIE_DEVCAP_EP_L0S_LAT_256ns 0x0C0 /* 256 ns - 512 ns */ 115 #define PCIE_DEVCAP_EP_L0S_LAT_512ns 0x100 /* 512 ns - 1 us */ 116 #define PCIE_DEVCAP_EP_L0S_LAT_1us 0x140 /* 1 us - 2 us */ 117 #define PCIE_DEVCAP_EP_L0S_LAT_2us 0x180 /* 2 us - 4 us */ 118 #define PCIE_DEVCAP_EP_L0S_LAT_MAX 0x1C0 /* > 4 us */ 119 #define PCIE_DEVCAP_EP_L0S_LAT_MASK 0x1C0 /* EP L0s Accetable Latency */ 120 121 #define PCIE_DEVCAP_EP_L1_LAT_MIN 0x000 /* < 1 us */ 122 #define PCIE_DEVCAP_EP_L1_LAT_1us 0x140 /* 1 us - 2 us */ 123 #define PCIE_DEVCAP_EP_L1_LAT_2us 0x180 /* 2 us - 4 us */ 124 #define PCIE_DEVCAP_EP_L1_LAT_4us 0x140 /* 4 us - 8 us */ 125 #define PCIE_DEVCAP_EP_L1_LAT_8us 0x180 /* 8 us - 16 us */ 126 #define PCIE_DEVCAP_EP_L1_LAT_16us 0x140 /* 16 us - 32 us */ 127 #define PCIE_DEVCAP_EP_L1_LAT_32us 0x180 /* 32 us - 64 us */ 128 #define PCIE_DEVCAP_EP_L1_LAT_MAX 0x1C0 /* > 64 us */ 129 #define PCIE_DEVCAP_EP_L1_LAT_MASK 0x700 /* EP L1 Accetable Latency */ 130 131 #define PCIE_DEVCAP_ATTN_BUTTON 0x1000 /* Attention Button Present */ 132 #define PCIE_DEVCAP_ATTN_INDICATOR 0x2000 /* Attn Indicator Present */ 133 #define PCIE_DEVCAP_PWR_INDICATOR 0x4000 /* Power Indicator Present */ 134 135 #define PCIE_DEVCAP_ROLE_BASED_ERR_REP 0x8000 /* Role Based Error Reporting */ 136 137 #define PCIE_DEVCAP_PLMT_VAL_SHIFT 18 /* Power Limit Value Shift */ 138 #define PCIE_DEVCAP_PLMT_VAL_MASK 0xFF /* Power Limit Value Mask */ 139 140 #define PCIE_DEVCAP_PLMT_SCL_1_BY_1 0x0000000 /* 1x Scale */ 141 #define PCIE_DEVCAP_PLMT_SCL_1_BY_10 0x4000000 /* 0.1x Scale */ 142 #define PCIE_DEVCAP_PLMT_SCL_1_BY_100 0x8000000 /* 0.01x Scale */ 143 #define PCIE_DEVCAP_PLMT_SCL_1_BY_1000 0xC000000 /* 0.001x Scale */ 144 #define PCIE_DEVCAP_PLMT_SCL_MASK 0xC000000 /* Power Limit Scale */ 145 146 #define PCIE_DEVCAP_FLR 0x10000000 /* Function Level Reset */ 147 148 /* 149 * Device Control Register (2 bytes) 150 */ 151 #define PCIE_DEVCTL_CE_REPORTING_EN 0x1 /* Correctable Error Enable */ 152 #define PCIE_DEVCTL_NFE_REPORTING_EN 0x2 /* Non-Fatal Error Enable */ 153 #define PCIE_DEVCTL_FE_REPORTING_EN 0x4 /* Fatal Error Enable */ 154 #define PCIE_DEVCTL_UR_REPORTING_EN 0x8 /* Unsupported Request Enable */ 155 #define PCIE_DEVCTL_ERR_MASK 0xF /* All of the above bits */ 156 157 #define PCIE_DEVCTL_RO_EN 0x10 /* Enable Relaxed Ordering */ 158 159 #define PCIE_DEVCTL_MAX_PAYLOAD_128 0x00 160 #define PCIE_DEVCTL_MAX_PAYLOAD_256 0x20 161 #define PCIE_DEVCTL_MAX_PAYLOAD_512 0x40 162 #define PCIE_DEVCTL_MAX_PAYLOAD_1024 0x60 163 #define PCIE_DEVCTL_MAX_PAYLOAD_2048 0x80 164 #define PCIE_DEVCTL_MAX_PAYLOAD_4096 0xA0 165 #define PCIE_DEVCTL_MAX_PAYLOAD_MASK 0xE0 /* Max_Payload_Size */ 166 #define PCIE_DEVCTL_MAX_PAYLOAD_SHIFT 0x5 167 168 #define PCIE_DEVCTL_EXT_TAG_FIELD_EN 0x100 /* Extended Tag Field Enable */ 169 #define PCIE_DEVCTL_PHTM_FUNC_EN 0x200 /* Phantom Functions Enable */ 170 #define PCIE_DEVCTL_AUX_POWER_PM_EN 0x400 /* Auxiliary Power PM Enable */ 171 #define PCIE_DEVCTL_ENABLE_NO_SNOOP 0x800 /* Enable No Snoop */ 172 173 #define PCIE_DEVCTL_MAX_READ_REQ_128 0x0000 174 #define PCIE_DEVCTL_MAX_READ_REQ_256 0x1000 175 #define PCIE_DEVCTL_MAX_READ_REQ_512 0x2000 176 #define PCIE_DEVCTL_MAX_READ_REQ_1024 0x3000 177 #define PCIE_DEVCTL_MAX_READ_REQ_2048 0x4000 178 #define PCIE_DEVCTL_MAX_READ_REQ_4096 0x5000 179 #define PCIE_DEVCTL_MAX_READ_REQ_MASK 0x7000 /* Max_Read_Request_Size */ 180 #define PCIE_DEVCTL_MAX_READ_REQ_SHIFT 0xC 181 182 #define PCIE_DEVCTL_INITIATE_FLR 0x8000 183 184 /* 185 * Device Status Register (2 bytes) 186 */ 187 #define PCIE_DEVSTS_CE_DETECTED 0x1 /* Correctable Error Detected */ 188 #define PCIE_DEVSTS_NFE_DETECTED 0x2 /* Non Fatal Error Detected */ 189 #define PCIE_DEVSTS_FE_DETECTED 0x4 /* Fatal Error Detected */ 190 #define PCIE_DEVSTS_UR_DETECTED 0x8 /* Unsupported Req Detected */ 191 #define PCIE_DEVSTS_AUX_POWER 0x10 /* AUX Power Detected */ 192 #define PCIE_DEVSTS_TRANS_PENDING 0x20 /* Transactions Pending */ 193 194 /* 195 * Link Capability Register (4 bytes) 196 */ 197 #define PCIE_LINKCAP_MAX_SPEED_2_5 0x1 /* 2.5 GT/s Speed */ 198 /* 199 * In version 2 of PCI express, this indicated that both 5.0 GT/s and 2.5 GT/s 200 * speeds were supported. The use of this as the maximum link speed was added 201 * with PCIex v3. 202 */ 203 #define PCIE_LINKCAP_MAX_SPEED_5 0x2 /* 5.0 GT/s Speed */ 204 #define PCIE_LINKCAP_MAX_SPEED_8 0x3 /* 8.0 GT/s Speed */ 205 #define PCIE_LINKCAP_MAX_SPEED_MASK 0xF /* Maximum Link Speed */ 206 #define PCIE_LINKCAP_MAX_WIDTH_X1 0x010 207 #define PCIE_LINKCAP_MAX_WIDTH_X2 0x020 208 #define PCIE_LINKCAP_MAX_WIDTH_X4 0x040 209 #define PCIE_LINKCAP_MAX_WIDTH_X8 0x080 210 #define PCIE_LINKCAP_MAX_WIDTH_X12 0x0C0 211 #define PCIE_LINKCAP_MAX_WIDTH_X16 0x100 212 #define PCIE_LINKCAP_MAX_WIDTH_X32 0x200 213 #define PCIE_LINKCAP_MAX_WIDTH_MASK 0x3f0 /* Maximum Link Width */ 214 215 #define PCIE_LINKCAP_ASPM_SUP_L0S 0x400 /* L0s Entry Supported */ 216 #define PCIE_LINKCAP_ASPM_SUP_L0S_L1 0xC00 /* L0s abd L1 Supported */ 217 #define PCIE_LINKCAP_ASPM_SUP_MASK 0xC00 /* ASPM Support */ 218 219 #define PCIE_LINKCAP_L0S_EXIT_LAT_MIN 0x0000 /* < 64 ns */ 220 #define PCIE_LINKCAP_L0S_EXIT_LAT_64ns 0x1000 /* 64 ns - 128 ns */ 221 #define PCIE_LINKCAP_L0S_EXIT_LAT_128ns 0x2000 /* 128 ns - 256 ns */ 222 #define PCIE_LINKCAP_L0S_EXIT_LAT_256ns 0x3000 /* 256 ns - 512 ns */ 223 #define PCIE_LINKCAP_L0S_EXIT_LAT_512ns 0x4000 /* 512 ns - 1 us */ 224 #define PCIE_LINKCAP_L0S_EXIT_LAT_1us 0x5000 /* 1 us - 2 us */ 225 #define PCIE_LINKCAP_L0S_EXIT_LAT_2us 0x6000 /* 2 us - 4 us */ 226 #define PCIE_LINKCAP_L0S_EXIT_LAT_MAX 0x7000 /* > 4 us */ 227 #define PCIE_LINKCAP_L0S_EXIT_LAT_MASK 0x7000 /* L0s Exit Latency */ 228 229 #define PCIE_LINKCAP_L1_EXIT_LAT_MIN 0x00000 /* < 1 us */ 230 #define PCIE_LINKCAP_L1_EXIT_LAT_1us 0x08000 /* 1 us - 2 us */ 231 #define PCIE_LINKCAP_L1_EXIT_LAT_2us 0x10000 /* 2 us - 4 us */ 232 #define PCIE_LINKCAP_L1_EXIT_LAT_4us 0x18000 /* 4 us - 8 us */ 233 #define PCIE_LINKCAP_L1_EXIT_LAT_8us 0x20000 /* 8 us - 16 us */ 234 #define PCIE_LINKCAP_L1_EXIT_LAT_16us 0x28000 /* 16 us - 32 us */ 235 #define PCIE_LINKCAP_L1_EXIT_LAT_32us 0x30000 /* 32 us - 64 us */ 236 #define PCIE_LINKCAP_L1_EXIT_LAT_MAX 0x38000 /* > 64 us */ 237 #define PCIE_LINKCAP_L1_EXIT_LAT_MASK 0x38000 /* L1 Exit Latency */ 238 239 /* PCIe v1.1 spec based */ 240 #define PCIE_LINKCAP_DLL_ACTIVE_REP_CAPABLE 0x100000 /* DLL Active */ 241 /* Capable bit */ 242 243 #define PCIE_LINKCAP_PORT_NUMBER 0xFF000000 /* Port Number */ 244 #define PCIE_LINKCAP_PORT_NUMBER_SHIFT 24 /* Port Number Shift */ 245 #define PCIE_LINKCAP_PORT_NUMBER_MASK 0xFF /* Port Number Mask */ 246 247 /* 248 * Link Control Register (2 bytes) 249 */ 250 #define PCIE_LINKCTL_ASPM_CTL_DIS 0x0 /* ASPM Disable */ 251 #define PCIE_LINKCTL_ASPM_CTL_L0S 0x1 /* ASPM L0s only */ 252 #define PCIE_LINKCTL_ASPM_CTL_L1 0x2 /* ASPM L1 only */ 253 #define PCIE_LINKCTL_ASPM_CTL_L0S_L1 0x3 /* ASPM L0s and L1 only */ 254 #define PCIE_LINKCTL_ASPM_CTL_MASK 0x3 /* ASPM Control */ 255 256 #define PCIE_LINKCTL_RCB_64_BYTE 0x0 /* 64 Byte */ 257 #define PCIE_LINKCTL_RCB_128_BYTE 0x8 /* 128 Byte */ 258 #define PCIE_LINKCTL_RCB_MASK 0x8 /* Read Completion Boundary */ 259 260 #define PCIE_LINKCTL_LINK_DISABLE 0x10 /* Link Disable */ 261 #define PCIE_LINKCTL_RETRAIN_LINK 0x20 /* Retrain Link */ 262 #define PCIE_LINKCTL_COMMON_CLK_CFG 0x40 /* Common Clock Configuration */ 263 #define PCIE_LINKCTL_EXT_SYNCH 0x80 /* Extended Synch */ 264 265 /* 266 * Link Status Register (2 bytes) 267 */ 268 #define PCIE_LINKSTS_SPEED_2_5 0x1 /* 2.5 GT/s Link Speed */ 269 #define PCIE_LINKSTS_SPEED_5 0x2 /* 5.0 GT/s Link Speed */ 270 #define PCIE_LINKSTS_SPEED_8 0x3 /* 8.0 GT/s Link Speed */ 271 #define PCIE_LINKSTS_SPEED_MASK 0xF /* Link Speed */ 272 273 #define PCIE_LINKSTS_NEG_WIDTH_X1 0x010 274 #define PCIE_LINKSTS_NEG_WIDTH_X2 0x020 275 #define PCIE_LINKSTS_NEG_WIDTH_X4 0x040 276 #define PCIE_LINKSTS_NEG_WIDTH_X8 0x080 277 #define PCIE_LINKSTS_NEG_WIDTH_X12 0x0C0 278 #define PCIE_LINKSTS_NEG_WIDTH_X16 0x100 279 #define PCIE_LINKSTS_NEG_WIDTH_X32 0x200 280 #define PCIE_LINKSTS_NEG_WIDTH_MASK 0x3F0 /* Negotiated Link Width */ 281 282 #define PCIE_LINKSTS_TRAINING_ERROR 0x400 /* Training Error */ 283 #define PCIE_LINKSTS_LINK_TRAINING 0x800 /* Link Training */ 284 #define PCIE_LINKSTS_SLOT_CLK_CFG 0x1000 /* Slot Clock Configuration */ 285 286 /* PCIe v1.1 spec based */ 287 #define PCIE_LINKSTS_DLL_LINK_ACTIVE 0x2000 /* DLL Link Active */ 288 289 /* 290 * Slot Capability Register (4 bytes) 291 */ 292 #define PCIE_SLOTCAP_ATTN_BUTTON 0x1 /* Attention Button Present */ 293 #define PCIE_SLOTCAP_POWER_CONTROLLER 0x2 /* Power Controller Present */ 294 #define PCIE_SLOTCAP_MRL_SENSOR 0x4 /* MRL Sensor Present */ 295 #define PCIE_SLOTCAP_ATTN_INDICATOR 0x8 /* Attn Indicator Present */ 296 #define PCIE_SLOTCAP_PWR_INDICATOR 0x10 /* Power Indicator Present */ 297 #define PCIE_SLOTCAP_HP_SURPRISE 0x20 /* Hot-Plug Surprise */ 298 #define PCIE_SLOTCAP_HP_CAPABLE 0x40 /* Hot-Plug Capable */ 299 300 #define PCIE_SLOTCAP_PLMT_VAL_SHIFT 7 /* Slot Pwr Limit Value Shift */ 301 #define PCIE_SLOTCAP_PLMT_VAL_MASK 0xFF /* Slot Pwr Limit Value */ 302 303 #define PCIE_SLOTCAP_PLMT_SCL_1_BY_1 0x00000 /* 1x Scale */ 304 #define PCIE_SLOTCAP_PLMT_SCL_1_BY_10 0x08000 /* 0.1x Scale */ 305 #define PCIE_SLOTCAP_PLMT_SCL_1_BY_100 0x10000 /* 0.01x Scale */ 306 #define PCIE_SLOTCAP_PLMT_SCL_1_BY_1000 0x18000 /* 0.001x Scale */ 307 #define PCIE_SLOTCAP_PLMT_SCL_MASK 0x18000 /* Slot Power Limit Scale */ 308 #define PCIE_SLOTCAP_EMI_LOCK_PRESENT 0x20000 /* EMI Lock Present */ 309 #define PCIE_SLOTCAP_NO_CMD_COMP_SUPP 0x40000 /* No Command Comp. Supported */ 310 311 #define PCIE_SLOTCAP_PHY_SLOT_NUM_SHIFT 19 /* Physical Slot Num Shift */ 312 #define PCIE_SLOTCAP_PHY_SLOT_NUM_MASK 0x1FFF /* Physical Slot Num Mask */ 313 314 #define PCIE_SLOTCAP_PHY_SLOT_NUM(reg) \ 315 (((reg) >> PCIE_SLOTCAP_PHY_SLOT_NUM_SHIFT) & \ 316 PCIE_SLOTCAP_PHY_SLOT_NUM_MASK) 317 318 /* 319 * Slot Control Register (2 bytes) 320 */ 321 #define PCIE_SLOTCTL_ATTN_BTN_EN 0x1 /* Attn Button Pressed Enable */ 322 #define PCIE_SLOTCTL_PWR_FAULT_EN 0x2 /* Pwr Fault Detected Enable */ 323 #define PCIE_SLOTCTL_MRL_SENSOR_EN 0x4 /* MRL Sensor Changed Enable */ 324 #define PCIE_SLOTCTL_PRESENCE_CHANGE_EN 0x8 /* Presence Detect Changed En */ 325 #define PCIE_SLOTCTL_CMD_INTR_EN 0x10 /* CMD Completed Interrupt En */ 326 #define PCIE_SLOTCTL_HP_INTR_EN 0x20 /* Hot-Plug Interrupt Enable */ 327 #define PCIE_SLOTCTL_PWR_CONTROL 0x0400 /* Power controller Control */ 328 #define PCIE_SLOTCTL_EMI_LOCK_CONTROL 0x0800 /* EMI Lock control */ 329 #define PCIE_SLOTCTL_DLL_STATE_EN 0x1000 /* DLL State Changed En */ 330 #define PCIE_SLOTCTL_ATTN_INDICATOR_MASK 0x00C0 /* Attn Indicator mask */ 331 #define PCIE_SLOTCTL_PWR_INDICATOR_MASK 0x0300 /* Power Indicator mask */ 332 #define PCIE_SLOTCTL_INTR_MASK 0x103f /* Supported intr mask */ 333 334 /* State values for the Power and Attention Indicators */ 335 #define PCIE_SLOTCTL_INDICATOR_STATE_ON 0x1 /* indicator ON */ 336 #define PCIE_SLOTCTL_INDICATOR_STATE_BLINK 0x2 /* indicator BLINK */ 337 #define PCIE_SLOTCTL_INDICATOR_STATE_OFF 0x3 /* indicator OFF */ 338 339 /* 340 * Macros to set/get the state of Power and Attention Indicators 341 * in the PCI Express Slot Control Register. 342 */ 343 #define pcie_slotctl_pwr_indicator_get(reg) \ 344 (((reg) & PCIE_SLOTCTL_PWR_INDICATOR_MASK) >> 8) 345 #define pcie_slotctl_attn_indicator_get(ctrl) \ 346 (((ctrl) & PCIE_SLOTCTL_ATTN_INDICATOR_MASK) >> 6) 347 #define pcie_slotctl_attn_indicator_set(ctrl, v)\ 348 (((ctrl) & ~PCIE_SLOTCTL_ATTN_INDICATOR_MASK) | ((v) << 6)) 349 #define pcie_slotctl_pwr_indicator_set(ctrl, v)\ 350 (((ctrl) & ~PCIE_SLOTCTL_PWR_INDICATOR_MASK) | ((v) << 8)) 351 352 /* 353 * Slot Status register (2 bytes) 354 */ 355 #define PCIE_SLOTSTS_ATTN_BTN_PRESSED 0x1 /* Attention Button Pressed */ 356 #define PCIE_SLOTSTS_PWR_FAULT_DETECTED 0x2 /* Power Fault Detected */ 357 #define PCIE_SLOTSTS_MRL_SENSOR_CHANGED 0x4 /* MRL Sensor Changed */ 358 #define PCIE_SLOTSTS_PRESENCE_CHANGED 0x8 /* Presence Detect Changed */ 359 #define PCIE_SLOTSTS_COMMAND_COMPLETED 0x10 /* Command Completed */ 360 #define PCIE_SLOTSTS_MRL_SENSOR_OPEN 0x20 /* MRL Sensor Open */ 361 #define PCIE_SLOTSTS_PRESENCE_DETECTED 0x40 /* Card Present in slot */ 362 #define PCIE_SLOTSTS_EMI_LOCK_SET 0x0080 /* EMI Lock set */ 363 #define PCIE_SLOTSTS_DLL_STATE_CHANGED 0x0100 /* DLL State Changed */ 364 #define PCIE_SLOTSTS_STATUS_EVENTS 0x11f /* Supported events */ 365 366 /* 367 * Root Control Register (2 bytes) 368 */ 369 #define PCIE_ROOTCTL_SYS_ERR_ON_CE_EN 0x1 /* Sys Err on Cor Err Enable */ 370 #define PCIE_ROOTCTL_SYS_ERR_ON_NFE_EN 0x2 /* Sys Err on NF Err Enable */ 371 #define PCIE_ROOTCTL_SYS_ERR_ON_FE_EN 0x4 /* Sys Err on Fatal Err En */ 372 #define PCIE_ROOTCTL_PME_INTERRUPT_EN 0x8 /* PME Interrupt Enable */ 373 374 /* 375 * Root Status Register (4 bytes) 376 */ 377 #define PCIE_ROOTSTS_PME_REQ_ID_SHIFT 0 /* PME Requestor ID */ 378 #define PCIE_ROOTSTS_PME_REQ_ID_MASK 0xFFFF /* PME Requestor ID */ 379 380 #define PCIE_ROOTSTS_PME_STATUS 0x10000 /* PME Status */ 381 #define PCIE_ROOTSTS_PME_PENDING 0x20000 /* PME Pending */ 382 383 /* 384 * Device Capabilities 2 Register (4 bytes) 385 */ 386 #define PCIE_DEVCAP2_COM_TO_RANGE_MASK 0xF 387 #define PCIE_DEVCAP2_COM_TO_DISABLE 0x10 388 #define PCIE_DEVCAP2_ARI_FORWARD 0x20 389 #define PCIE_DEVCAP2_ATOMICOP_ROUTING 0x40 390 #define PCIE_DEVCAP2_32_ATOMICOP_COMPL 0x80 391 #define PCIE_DEVCAP2_64_ATOMICOP_COMPL 0x100 392 #define PCIE_DEVCAP2_128_CAS_COMPL 0x200 393 #define PCIE_DEVCAP2_NO_RO_PR_PR_PASS 0x400 394 #define PCIE_DEVCAP2_LTR_MECH 0x800 395 #define PCIE_DEVCAP2_TPH_COMP_SHIFT 12 396 #define PCIE_DEVCAP2_TPH_COMP_MASK 0x3 397 #define PCIE_DEVCAP2_EXT_FMT_FIELD 0x100000 398 #define PCIE_DEVCAP2_END_END_TLP_PREFIX 0x200000 399 #define PCIE_DEVCAP2_MAX_END_END_SHIFT 22 400 #define PCIE_DEVCAP2_MAX_END_END_MASK 0x3 401 402 /* 403 * Device Control 2 Register (2 bytes) 404 */ 405 #define PCIE_DEVCTL2_COM_TO_RANGE_MASK 0xf 406 #define PCIE_DEVCTL2_COM_TO_RANGE_0 0x0 407 #define PCIE_DEVCTL2_COM_TO_RANGE_1 0x1 408 #define PCIE_DEVCTL2_COM_TO_RANGE_2 0x2 409 #define PCIE_DEVCTL2_COM_TO_RANGE_3 0x5 410 #define PCIE_DEVCTL2_COM_TO_RANGE_4 0x6 411 #define PCIE_DEVCTL2_COM_TO_RANGE_5 0x9 412 #define PCIE_DEVCTL2_COM_TO_RANGE_6 0xa 413 #define PCIE_DEVCTL2_COM_TO_RANGE_7 0xd 414 #define PCIE_DEVCTL2_COM_TO_RANGE_8 0xe 415 #define PCIE_DEVCTL2_COM_TO_DISABLE 0x10 416 #define PCIE_DEVCTL2_ARI_FORWARD_EN 0x20 417 #define PCIE_DEVCTL2_ATOMICOP_REQ_EN 0x40 418 #define PCIE_DEVCTL2_ATOMICOP_EGRS_BLK 0x80 419 #define PCIE_DEVCTL2_IDO_REQ_EN 0x100 420 #define PCIE_DEVCTL2_IDO_COMPL_EN 0x200 421 #define PCIE_DEVCTL2_LTR_MECH_EN 0x400 422 #define PCIE_DEVCTL2_END_END_TLP_PREFIX 0x8000 423 424 425 /* 426 * Link Capability 2 Register (4 bytes) 427 */ 428 #define PCIE_LINKCAP2_SPEED_2_5 0x02 429 #define PCIE_LINKCAP2_SPEED_5 0x04 430 #define PCIE_LINKCAP2_SPEED_8 0x08 431 #define PCIE_LINKCAP2_SPEED_MASK 0xfe 432 #define PCIE_LINKCAP2_CROSSLINK 0x100 433 434 /* 435 * PCI-Express Enhanced Capabilities Link Entry Bit Offsets 436 */ 437 #define PCIE_EXT_CAP 0x100 /* Base Address of Ext Cap */ 438 439 #define PCIE_EXT_CAP_ID_SHIFT 0 /* PCI-e Ext Cap ID */ 440 #define PCIE_EXT_CAP_ID_MASK 0xFFFF 441 #define PCIE_EXT_CAP_VER_SHIFT 16 /* PCI-e Ext Cap Ver */ 442 #define PCIE_EXT_CAP_VER_MASK 0xF 443 #define PCIE_EXT_CAP_NEXT_PTR_SHIFT 20 /* PCI-e Ext Cap Next Ptr */ 444 #define PCIE_EXT_CAP_NEXT_PTR_MASK 0xFFF 445 446 #define PCIE_EXT_CAP_NEXT_PTR_NULL 0x0 447 448 /* 449 * PCI-Express Enhanced Capability Identifier Values 450 */ 451 #define PCIE_EXT_CAP_ID_AER 0x1 /* Advanced Error Handling */ 452 #define PCIE_EXT_CAP_ID_VC 0x2 /* Virtual Channel, no MFVC */ 453 #define PCIE_EXT_CAP_ID_SER 0x3 /* Serial Number */ 454 #define PCIE_EXT_CAP_ID_PWR_BUDGET 0x4 /* Power Budgeting */ 455 #define PCIE_EXT_CAP_ID_RC_LINK_DECL 0x5 /* RC Link Declaration */ 456 #define PCIE_EXT_CAP_ID_RC_INT_LINKCTRL 0x6 /* RC Internal Link Control */ 457 #define PCIE_EXT_CAP_ID_RC_EVNT_CEA 0x7 /* RC Event Collector */ 458 /* Endpoint Association */ 459 #define PCIE_EXT_CAP_ID_MFVC 0x8 /* Multi-func Virtual Channel */ 460 #define PCIE_EXT_CAP_ID_VC_WITH_MFVC 0x9 /* Virtual Channel w/ MFVC */ 461 #define PCIE_EXT_CAP_ID_RCRB 0xA /* Root Complex Register Blck */ 462 #define PCIE_EXT_CAP_ID_VS 0xB /* Vendor Spec Extended Cap */ 463 #define PCIE_EXT_CAP_ID_CAC 0xC /* Config Access Correlation */ 464 #define PCIE_EXT_CAP_ID_ACS 0xD /* Access Control Services */ 465 #define PCIE_EXT_CAP_ID_ARI 0xE /* Alternative Routing ID */ 466 #define PCIE_EXT_CAP_ID_ATS 0xF /* Address Translation Svcs */ 467 468 /* 469 * PCI-Express Advanced Error Reporting Extended Capability Offsets 470 */ 471 #define PCIE_AER_CAP 0x0 /* Enhanced Capability Header */ 472 #define PCIE_AER_UCE_STS 0x4 /* Uncorrectable Error Status */ 473 #define PCIE_AER_UCE_MASK 0x8 /* Uncorrectable Error Mask */ 474 #define PCIE_AER_UCE_SERV 0xc /* Uncor Error Severity */ 475 #define PCIE_AER_CE_STS 0x10 /* Correctable Error Status */ 476 #define PCIE_AER_CE_MASK 0x14 /* Correctable Error Mask */ 477 #define PCIE_AER_CTL 0x18 /* AER Capability & Control */ 478 #define PCIE_AER_HDR_LOG 0x1c /* Header Log */ 479 480 /* Root Ports Only */ 481 #define PCIE_AER_RE_CMD 0x2c /* Root Error Command */ 482 #define PCIE_AER_RE_STS 0x30 /* Root Error Status */ 483 #define PCIE_AER_CE_SRC_ID 0x34 /* Error Source ID */ 484 #define PCIE_AER_ERR_SRC_ID 0x36 /* Error Source ID */ 485 486 /* Bridges Only */ 487 #define PCIE_AER_SUCE_STS 0x2c /* Secondary UCE Status */ 488 #define PCIE_AER_SUCE_MASK 0x30 /* Secondary UCE Mask */ 489 #define PCIE_AER_SUCE_SERV 0x34 /* Secondary UCE Severity */ 490 #define PCIE_AER_SCTL 0x38 /* Secondary Cap & Ctl */ 491 #define PCIE_AER_SHDR_LOG 0x3c /* Secondary Header Log */ 492 493 /* 494 * AER Uncorrectable Error Status/Mask/Severity Register 495 */ 496 #define PCIE_AER_UCE_TRAINING 0x1 /* Training Error Status */ 497 #define PCIE_AER_UCE_DLP 0x10 /* Data Link Protocol Error */ 498 #define PCIE_AER_UCE_SD 0x20 /* Link Surprise down */ 499 #define PCIE_AER_UCE_PTLP 0x1000 /* Poisoned TLP Status */ 500 #define PCIE_AER_UCE_FCP 0x2000 /* Flow Control Protocol Sts */ 501 #define PCIE_AER_UCE_TO 0x4000 /* Completion Timeout Status */ 502 #define PCIE_AER_UCE_CA 0x8000 /* Completer Abort Status */ 503 #define PCIE_AER_UCE_UC 0x10000 /* Unexpected Completion Sts */ 504 #define PCIE_AER_UCE_RO 0x20000 /* Receiver Overflow Status */ 505 #define PCIE_AER_UCE_MTLP 0x40000 /* Malformed TLP Status */ 506 #define PCIE_AER_UCE_ECRC 0x80000 /* ECRC Error Status */ 507 #define PCIE_AER_UCE_UR 0x100000 /* Unsupported Req */ 508 #define PCIE_AER_UCE_BITS (PCIE_AER_UCE_TRAINING | \ 509 PCIE_AER_UCE_DLP | PCIE_AER_UCE_SD | PCIE_AER_UCE_PTLP | \ 510 PCIE_AER_UCE_FCP | PCIE_AER_UCE_TO | PCIE_AER_UCE_CA | \ 511 PCIE_AER_UCE_UC | PCIE_AER_UCE_RO | PCIE_AER_UCE_MTLP | \ 512 PCIE_AER_UCE_ECRC | PCIE_AER_UCE_UR) 513 #define PCIE_AER_UCE_LOG_BITS (PCIE_AER_UCE_PTLP | PCIE_AER_UCE_CA | \ 514 PCIE_AER_UCE_UC | PCIE_AER_UCE_MTLP | PCIE_AER_UCE_ECRC | PCIE_AER_UCE_UR) 515 516 /* 517 * AER Correctable Error Status/Mask Register 518 */ 519 #define PCIE_AER_CE_RECEIVER_ERR 0x1 /* Receiver Error Status */ 520 #define PCIE_AER_CE_BAD_TLP 0x40 /* Bad TLP Status */ 521 #define PCIE_AER_CE_BAD_DLLP 0x80 /* Bad DLLP Status */ 522 #define PCIE_AER_CE_REPLAY_ROLLOVER 0x100 /* REPLAY_NUM Rollover Status */ 523 #define PCIE_AER_CE_REPLAY_TO 0x1000 /* Replay Timer Timeout Sts */ 524 #define PCIE_AER_CE_AD_NFE 0x2000 /* Advisory Non-Fatal Status */ 525 #define PCIE_AER_CE_BITS (PCIE_AER_CE_RECEIVER_ERR | \ 526 PCIE_AER_CE_BAD_TLP | PCIE_AER_CE_BAD_DLLP | PCIE_AER_CE_REPLAY_ROLLOVER | \ 527 PCIE_AER_CE_REPLAY_TO) 528 529 /* 530 * AER Capability & Control 531 */ 532 #define PCIE_AER_CTL_FST_ERR_PTR_MASK 0x1F /* First Error Pointer */ 533 #define PCIE_AER_CTL_ECRC_GEN_CAP 0x20 /* ECRC Generation Capable */ 534 #define PCIE_AER_CTL_ECRC_GEN_ENA 0x40 /* ECRC Generation Enable */ 535 #define PCIE_AER_CTL_ECRC_CHECK_CAP 0x80 /* ECRC Check Capable */ 536 #define PCIE_AER_CTL_ECRC_CHECK_ENA 0x100 /* ECRC Check Enable */ 537 538 /* 539 * AER Root Command Register 540 */ 541 #define PCIE_AER_RE_CMD_CE_REP_EN 0x1 /* Correctable Error Enable */ 542 #define PCIE_AER_RE_CMD_NFE_REP_EN 0x2 /* Non-Fatal Error Enable */ 543 #define PCIE_AER_RE_CMD_FE_REP_EN 0x4 /* Fatal Error Enable */ 544 545 /* 546 * AER Root Error Status Register 547 */ 548 #define PCIE_AER_RE_STS_CE_RCVD 0x1 /* ERR_COR Received */ 549 #define PCIE_AER_RE_STS_MUL_CE_RCVD 0x2 /* Multiple ERR_COR Received */ 550 #define PCIE_AER_RE_STS_FE_NFE_RCVD 0x4 /* FATAL/NON-FATAL Received */ 551 #define PCIE_AER_RE_STS_MUL_FE_NFE_RCVD 0x8 /* Multiple ERR_F/NF Received */ 552 #define PCIE_AER_RE_STS_FIRST_UC_FATAL 0x10 /* First Uncorrectable Fatal */ 553 #define PCIE_AER_RE_STS_NFE_MSGS_RCVD 0x20 /* Non-Fatal Error Msgs Rcvd */ 554 #define PCIE_AER_RE_STS_FE_MSGS_RCVD 0x40 /* Fatal Error Messages Rcvd */ 555 556 #define PCIE_AER_RE_STS_MSG_NUM_SHIFT 27 /* Offset of Intr Msg Number */ 557 #define PCIE_AER_RE_STS_MSG_NUM_MASK 0x1F /* Intr Msg Number Mask */ 558 559 /* 560 * AER Error Source Identification Register 561 */ 562 #define PCIE_AER_ERR_SRC_ID_CE_SHIFT 0 /* ERR_COR Source ID */ 563 #define PCIE_AER_ERR_SRC_ID_CE_MASK 0xFFFF 564 #define PCIE_AER_ERR_SRC_ID_UE_SHIFT 16 /* ERR_FATAL/NONFATAL Src ID */ 565 #define PCIE_AER_ERR_SRC_ID_UE_MASK 0xFFFF 566 567 /* 568 * AER Secondary Uncorrectable Error Register 569 */ 570 #define PCIE_AER_SUCE_TA_ON_SC 0x1 /* Target Abort on Split Comp */ 571 #define PCIE_AER_SUCE_MA_ON_SC 0x2 /* Master Abort on Split Comp */ 572 #define PCIE_AER_SUCE_RCVD_TA 0x4 /* Received Target Abort */ 573 #define PCIE_AER_SUCE_RCVD_MA 0x8 /* Received Master Abort */ 574 #define PCIE_AER_SUCE_USC_ERR 0x20 /* Unexpected Split Comp Err */ 575 #define PCIE_AER_SUCE_USC_MSG_DATA_ERR 0x40 /* USC Message Data Error */ 576 #define PCIE_AER_SUCE_UC_DATA_ERR 0x80 /* Uncorrectable Data Error */ 577 #define PCIE_AER_SUCE_UC_ATTR_ERR 0x100 /* UC Attribute Err */ 578 #define PCIE_AER_SUCE_UC_ADDR_ERR 0x200 /* Uncorrectable Address Err */ 579 #define PCIE_AER_SUCE_TIMER_EXPIRED 0x400 /* Delayed xtion discard */ 580 #define PCIE_AER_SUCE_PERR_ASSERT 0x800 /* PERR Assertion Detected */ 581 #define PCIE_AER_SUCE_SERR_ASSERT 0x1000 /* SERR Assertion Detected */ 582 #define PCIE_AER_SUCE_INTERNAL_ERR 0x2000 /* Internal Bridge Err Detect */ 583 584 #define PCIE_AER_SUCE_HDR_CMD_LWR_MASK 0xF /* Lower Command Mask */ 585 #define PCIE_AER_SUCE_HDR_CMD_LWR_SHIFT 4 /* Lower Command Shift */ 586 #define PCIE_AER_SUCE_HDR_CMD_UP_MASK 0xF /* Upper Command Mask */ 587 #define PCIE_AER_SUCE_HDR_CMD_UP_SHIFT 8 /* Upper Command Shift */ 588 #define PCIE_AER_SUCE_HDR_ADDR_SHIFT 32 /* Upper Command Shift */ 589 590 #define PCIE_AER_SUCE_BITS (PCIE_AER_SUCE_TA_ON_SC | \ 591 PCIE_AER_SUCE_MA_ON_SC | PCIE_AER_SUCE_RCVD_TA | PCIE_AER_SUCE_RCVD_MA | \ 592 PCIE_AER_SUCE_USC_ERR | PCIE_AER_SUCE_USC_MSG_DATA_ERR | \ 593 PCIE_AER_SUCE_UC_DATA_ERR | PCIE_AER_SUCE_UC_ATTR_ERR | \ 594 PCIE_AER_SUCE_UC_ADDR_ERR | PCIE_AER_SUCE_TIMER_EXPIRED | \ 595 PCIE_AER_SUCE_PERR_ASSERT | PCIE_AER_SUCE_SERR_ASSERT | \ 596 PCIE_AER_SUCE_INTERNAL_ERR) 597 #define PCIE_AER_SUCE_LOG_BITS (PCIE_AER_SUCE_TA_ON_SC | \ 598 PCIE_AER_SUCE_MA_ON_SC | PCIE_AER_SUCE_RCVD_TA | PCIE_AER_SUCE_RCVD_MA | \ 599 PCIE_AER_SUCE_USC_ERR | PCIE_AER_SUCE_USC_MSG_DATA_ERR | \ 600 PCIE_AER_SUCE_UC_DATA_ERR | PCIE_AER_SUCE_UC_ATTR_ERR | \ 601 PCIE_AER_SUCE_UC_ADDR_ERR | PCIE_AER_SUCE_PERR_ASSERT) 602 603 /* 604 * AER Secondary Capability & Control 605 */ 606 #define PCIE_AER_SCTL_FST_ERR_PTR_MASK 0x1F /* First Error Pointer */ 607 608 /* 609 * AER Secondary Headers 610 * The Secondary Header Logs is 4 DW long. 611 * The first 2 DW are split into 3 sections 612 * o Transaction Attribute 613 * o Transaction Command Lower 614 * o Transaction Command Higher 615 * The last 2 DW is the Transaction Address 616 */ 617 #define PCIE_AER_SHDR_LOG_ATTR_MASK 0xFFFFFFFFF 618 #define PCIE_AER_SHDR_LOG_CMD_LOW_MASK 0xF000000000 619 #define PCIE_AER_SHDR_LOG_CMD_HIGH_MASK 0xF0000000000 620 #define PCIE_AER_SHDR_LOG_ADDR_MASK 0xFFFFFFFFFFFFFFFF 621 622 /* 623 * PCI-Express Device Serial Number Capability Offsets. 624 */ 625 #define PCIE_SER_CAP 0x0 /* Enhanced Capability Header */ 626 #define PCIE_SER_SID_LOWER_DW 0x4 /* Lower 32-bit Serial Number */ 627 #define PCIE_SER_SID_UPPER_DW 0x8 /* Upper 32-bit Serial Number */ 628 629 /* 630 * ARI Capability Offsets 631 */ 632 #define PCIE_ARI_HDR 0x0 /* Enhanced Capability Header */ 633 #define PCIE_ARI_CAP 0x4 /* ARI Capability Register */ 634 #define PCIE_ARI_CTL 0x6 /* ARI Control Register */ 635 636 #define PCIE_ARI_CAP_MFVC_FUNC_GRP 0x01 637 #define PCIE_ARI_CAP_ASC_FUNC_GRP 0x02 638 639 #define PCIE_ARI_CAP_NEXT_FUNC_SHIFT 8 640 #define PCIE_ARI_CAP_NEXT_FUNC_MASK 0xffff 641 642 #define PCIE_ARI_CTRL_MFVC_FUNC_GRP 0x01 643 #define PCIE_ARI_CTRL_ASC_FUNC_GRP 0x02 644 645 #define PCIE_ARI_CTRL_FUNC_GRP_SHIFT 4 646 #define PCIE_ARI_CTRL_FUNC_GRP_MASK 0x7 647 648 /* 649 * PCI-E Common TLP Header Fields 650 */ 651 #define PCIE_TLP_FMT_3DW 0x00 652 #define PCIE_TLP_FMT_4DW 0x20 653 #define PCIE_TLP_FMT_3DW_DATA 0x40 654 #define PCIE_TLP_FMT_4DW_DATA 0x60 655 656 #define PCIE_TLP_TYPE_MEM 0x0 657 #define PCIE_TLP_TYPE_MEMLK 0x1 658 #define PCIE_TLP_TYPE_IO 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(PCIE_TLP_FMT_3DW_DATA | PCIE_TLP_TYPE_CFG1) 678 #define PCIE_TLP_MSG (PCIE_TLP_FMT_4DW | PCIE_TLP_TYPE_MSG) 679 #define PCIE_TLP_MSGD (PCIE_TLP_FMT_4DW_DATA | PCIE_TLP_TYPE_MSG) 680 #define PCIE_TLP_CPL (PCIE_TLP_FMT_3DW | PCIE_TLP_TYPE_CPL) 681 #define PCIE_TLP_CPLD (PCIE_TLP_FMT_3DW_DATA | PCIE_TLP_TYPE_CPL) 682 #define PCIE_TLP_CPLLK (PCIE_TLP_FMT_3DW | PCIE_TLP_TYPE_CPLLK) 683 #define PCIE_TLP_CPLDLK (PCIE_TLP_FMT_3DW_DATA | PCIE_TLP_TYPE_CPLLK) 684 #define PCIE_TLP_MSI32 (PCIE_TLP_FMT_3DW_DATA | PCIE_TLP_TYPE_MSI) 685 #define PCIE_TLP_MSI64 (PCIE_TLP_FMT_4DW_DATA | PCIE_TLP_TYPE_MSI) 686 687 typedef uint16_t pcie_req_id_t; 688 689 #define PCIE_REQ_ID_BUS_SHIFT 8 690 #define PCIE_REQ_ID_BUS_MASK 0xFF00 691 #define PCIE_REQ_ID_DEV_SHIFT 3 692 #define PCIE_REQ_ID_DEV_MASK 0x00F8 693 #define PCIE_REQ_ID_FUNC_SHIFT 0 694 #define PCIE_REQ_ID_FUNC_MASK 0x0007 695 #define PCIE_REQ_ID_ARI_FUNC_MASK 0x00FF 696 697 #define PCIE_CPL_STS_SUCCESS 0 698 #define PCIE_CPL_STS_UR 1 699 #define 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