Lines Matching refs:x1
99 #define E4_XSTORM_PRE_ROCE_CONN_AG_CTX_EXIST_IN_QM0_MASK 0x1 /* exist_in_qm0 */
101 #define E4_XSTORM_PRE_ROCE_CONN_AG_CTX_RESERVED1_MASK 0x1 /* exist_in_qm1 */
103 #define E4_XSTORM_PRE_ROCE_CONN_AG_CTX_RESERVED2_MASK 0x1 /* exist_in_qm2 */
105 #define E4_XSTORM_PRE_ROCE_CONN_AG_CTX_EXIST_IN_QM3_MASK 0x1 /* exist_in_qm3 */
107 #define E4_XSTORM_PRE_ROCE_CONN_AG_CTX_RESERVED3_MASK 0x1 /* bit4 */
109 #define E4_XSTORM_PRE_ROCE_CONN_AG_CTX_RESERVED4_MASK 0x1 /* cf_array_active */
111 #define E4_XSTORM_PRE_ROCE_CONN_AG_CTX_RESERVED5_MASK 0x1 /* bit6 */
113 #define E4_XSTORM_PRE_ROCE_CONN_AG_CTX_RESERVED6_MASK 0x1 /* bit7 */
116 #define E4_XSTORM_PRE_ROCE_CONN_AG_CTX_RESERVED7_MASK 0x1 /* bit8 */
118 #define E4_XSTORM_PRE_ROCE_CONN_AG_CTX_RESERVED8_MASK 0x1 /* bit9 */
120 #define E4_XSTORM_PRE_ROCE_CONN_AG_CTX_DA_ENABLE_MASK 0x1 /* bit10 */
122 #define E4_XSTORM_PRE_ROCE_CONN_AG_CTX_BIT11_MASK 0x1 /* bit11 */
124 #define E4_XSTORM_PRE_ROCE_CONN_AG_CTX_BIT12_MASK 0x1 /* bit12 */
126 #define E4_XSTORM_PRE_ROCE_CONN_AG_CTX_BIT13_MASK 0x1 /* bit13 */
128 #define E4_XSTORM_PRE_ROCE_CONN_AG_CTX_BIT14_MASK 0x1 /* bit14 */
130 #define E4_XSTORM_PRE_ROCE_CONN_AG_CTX_BIT15_MASK 0x1 /* bit15 */
184 #define E4_XSTORM_PRE_ROCE_CONN_AG_CTX_CF0EN_MASK 0x1 /* cf0en */
186 #define E4_XSTORM_PRE_ROCE_CONN_AG_CTX_CF1EN_MASK 0x1 /* cf1en */
189 #define E4_XSTORM_PRE_ROCE_CONN_AG_CTX_CF2EN_MASK 0x1 /* cf2en */
191 #define E4_XSTORM_PRE_ROCE_CONN_AG_CTX_TIMER_STOP_ALL_EN_MASK 0x1 /* cf3en */
193 #define E4_XSTORM_PRE_ROCE_CONN_AG_CTX_DA_EXPIRED_MASK 0x1 /* cf4en */
195 #define E4_XSTORM_PRE_ROCE_CONN_AG_CTX_FORCE_ACK_CF_EN_MASK 0x1 /* cf5en */
197 #define E4_XSTORM_PRE_ROCE_CONN_AG_CTX_IRQ_RXMIT_CF_EN_MASK 0x1 /* cf6en */
199 #define E4_XSTORM_PRE_ROCE_CONN_AG_CTX_TMR_RWND_CF_EN_MASK 0x1 /* cf7en */
201 #define E4_XSTORM_PRE_ROCE_CONN_AG_CTX_SND_RXMIT_CF_EN_MASK 0x1 /* cf8en */
203 #define E4_XSTORM_PRE_ROCE_CONN_AG_CTX_SND_RNR_CF_EN_MASK 0x1 /* cf9en */
206 #define E4_XSTORM_PRE_ROCE_CONN_AG_CTX_CF10EN_MASK 0x1 /* cf10en */
208 #define E4_XSTORM_PRE_ROCE_CONN_AG_CTX_CF11EN_MASK 0x1 /* cf11en */
210 #define E4_XSTORM_PRE_ROCE_CONN_AG_CTX_CF12EN_MASK 0x1 /* cf12en */
212 #define E4_XSTORM_PRE_ROCE_CONN_AG_CTX_CF13EN_MASK 0x1 /* cf13en */
214 #define E4_XSTORM_PRE_ROCE_CONN_AG_CTX_CF14EN_MASK 0x1 /* cf14en */
216 #define E4_XSTORM_PRE_ROCE_CONN_AG_CTX_CF15EN_MASK 0x1 /* cf15en */
218 #define E4_XSTORM_PRE_ROCE_CONN_AG_CTX_INV_STAG_CF_EN_MASK 0x1 /* cf16en */
220 #define E4_XSTORM_PRE_ROCE_CONN_AG_CTX_CF17EN_MASK 0x1 /* cf_array_cf_en */
223 #define E4_XSTORM_PRE_ROCE_CONN_AG_CTX_CF18EN_MASK 0x1 /* cf18en */
225 #define E4_XSTORM_PRE_ROCE_CONN_AG_CTX_DQ_FLUSH_EN_MASK 0x1 /* cf19en */
227 #define E4_XSTORM_PRE_ROCE_CONN_AG_CTX_FLUSH_Q0_EN_MASK 0x1 /* cf20en */
229 #define E4_XSTORM_PRE_ROCE_CONN_AG_CTX_RESERVED11_MASK 0x1 /* cf21en */
231 #define E4_XSTORM_PRE_ROCE_CONN_AG_CTX_SLOW_PATH_EN_MASK 0x1 /* cf22en */
233 #define E4_XSTORM_PRE_ROCE_CONN_AG_CTX_DPM_DONE_CF_EN_MASK 0x1 /* cf23en */
235 #define E4_XSTORM_PRE_ROCE_CONN_AG_CTX_RESERVED12_MASK 0x1 /* rule0en */
237 #define E4_XSTORM_PRE_ROCE_CONN_AG_CTX_RESERVED13_MASK 0x1 /* rule1en */
240 #define E4_XSTORM_PRE_ROCE_CONN_AG_CTX_RESERVED14_MASK 0x1 /* rule2en */
242 #define E4_XSTORM_PRE_ROCE_CONN_AG_CTX_RESERVED15_MASK 0x1 /* rule3en */
244 #define E4_XSTORM_PRE_ROCE_CONN_AG_CTX_RESERVED16_MASK 0x1 /* rule4en */
246 #define E4_XSTORM_PRE_ROCE_CONN_AG_CTX_DA_CNT_EN_MASK 0x1 /* rule5en */
248 #define E4_XSTORM_PRE_ROCE_CONN_AG_CTX_RULE6EN_MASK 0x1 /* rule6en */
250 #define E4_XSTORM_PRE_ROCE_CONN_AG_CTX_SND_UNA_EN_MASK 0x1 /* rule7en */
252 #define E4_XSTORM_PRE_ROCE_CONN_AG_CTX_A0_RESERVED1_MASK 0x1 /* rule8en */
254 #define E4_XSTORM_PRE_ROCE_CONN_AG_CTX_RULE9EN_MASK 0x1 /* rule9en */
257 #define E4_XSTORM_PRE_ROCE_CONN_AG_CTX_SQ_PROD_EN_MASK 0x1 /* rule10en */
259 #define E4_XSTORM_PRE_ROCE_CONN_AG_CTX_RULE11EN_MASK 0x1 /* rule11en */
261 #define E4_XSTORM_PRE_ROCE_CONN_AG_CTX_A0_RESERVED2_MASK 0x1 /* rule12en */
263 #define E4_XSTORM_PRE_ROCE_CONN_AG_CTX_A0_RESERVED3_MASK 0x1 /* rule13en */
265 #define E4_XSTORM_PRE_ROCE_CONN_AG_CTX_SQ_CMP_CONS_EN_MASK 0x1 /* rule14en */
267 #define E4_XSTORM_PRE_ROCE_CONN_AG_CTX_SNDLSN_NE_SNDSSN_EN_MASK 0x1 /* rule15en */
269 #define E4_XSTORM_PRE_ROCE_CONN_AG_CTX_RULE16EN_MASK 0x1 /* rule16en */
271 #define E4_XSTORM_PRE_ROCE_CONN_AG_CTX_RULE17EN_MASK 0x1 /* rule17en */
274 #define E4_XSTORM_PRE_ROCE_CONN_AG_CTX_RCQ_PROD_EN_MASK 0x1 /* rule18en */
276 #define E4_XSTORM_PRE_ROCE_CONN_AG_CTX_HQ_EN_MASK 0x1 /* rule19en */
278 #define E4_XSTORM_PRE_ROCE_CONN_AG_CTX_A0_RESERVED4_MASK 0x1 /* rule20en */
280 #define E4_XSTORM_PRE_ROCE_CONN_AG_CTX_A0_RESERVED5_MASK 0x1 /* rule21en */
282 #define E4_XSTORM_PRE_ROCE_CONN_AG_CTX_A0_RESERVED6_MASK 0x1 /* rule22en */
284 #define E4_XSTORM_PRE_ROCE_CONN_AG_CTX_A0_RESERVED7_MASK 0x1 /* rule23en */
286 #define E4_XSTORM_PRE_ROCE_CONN_AG_CTX_A0_RESERVED8_MASK 0x1 /* rule24en */
288 #define E4_XSTORM_PRE_ROCE_CONN_AG_CTX_A0_RESERVED9_MASK 0x1 /* rule25en */
291 #define E4_XSTORM_PRE_ROCE_CONN_AG_CTX_MIGRATION_MASK 0x1 /* bit16 */
293 #define E4_XSTORM_PRE_ROCE_CONN_AG_CTX_BIT17_MASK 0x1 /* bit17 */
297 #define E4_XSTORM_PRE_ROCE_CONN_AG_CTX_L2_EDPM_ENABLE_MASK 0x1 /* bit20 */
299 #define E4_XSTORM_PRE_ROCE_CONN_AG_CTX_ROCE_EDPM_ENABLE_MASK 0x1 /* bit21 */
347 #define E4_TSTORM_PRE_ROCE_CONN_AG_CTX_EXIST_IN_QM0_MASK 0x1 /* exist_in_qm0 */
349 #define E4_TSTORM_PRE_ROCE_CONN_AG_CTX_BIT1_MASK 0x1 /* exist_in_qm1 */
351 #define E4_TSTORM_PRE_ROCE_CONN_AG_CTX_BIT2_MASK 0x1 /* bit2 */
353 #define E4_TSTORM_PRE_ROCE_CONN_AG_CTX_BIT3_MASK 0x1 /* bit3 */
355 #define E4_TSTORM_PRE_ROCE_CONN_AG_CTX_BIT4_MASK 0x1 /* bit4 */
357 #define E4_TSTORM_PRE_ROCE_CONN_AG_CTX_BIT5_MASK 0x1 /* bit5 */
384 #define E4_TSTORM_PRE_ROCE_CONN_AG_CTX_TIMEOUT_EN_MASK 0x1 /* cf0en */
386 #define E4_TSTORM_PRE_ROCE_CONN_AG_CTX_FLUSH_Q0_EN_MASK 0x1 /* cf1en */
388 #define E4_TSTORM_PRE_ROCE_CONN_AG_CTX_SND_DONE_EN_MASK 0x1 /* cf2en */
390 #define E4_TSTORM_PRE_ROCE_CONN_AG_CTX_TIMER_STOP_ALL_EN_MASK 0x1 /* cf3en */
393 #define E4_TSTORM_PRE_ROCE_CONN_AG_CTX_RESERVED_CF_EN_MASK 0x1 /* cf4en */
395 #define E4_TSTORM_PRE_ROCE_CONN_AG_CTX_DQ_FLUSH_EN_MASK 0x1 /* cf5en */
397 #define E4_TSTORM_PRE_ROCE_CONN_AG_CTX_CF6EN_MASK 0x1 /* cf6en */
399 #define E4_TSTORM_PRE_ROCE_CONN_AG_CTX_CF7EN_MASK 0x1 /* cf7en */
401 #define E4_TSTORM_PRE_ROCE_CONN_AG_CTX_CF8EN_MASK 0x1 /* cf8en */
403 #define E4_TSTORM_PRE_ROCE_CONN_AG_CTX_CF9EN_MASK 0x1 /* cf9en */
405 #define E4_TSTORM_PRE_ROCE_CONN_AG_CTX_CF10EN_MASK 0x1 /* cf10en */
407 #define E4_TSTORM_PRE_ROCE_CONN_AG_CTX_RXMIT_SEQ_EN_MASK 0x1 /* rule0en */
410 #define E4_TSTORM_PRE_ROCE_CONN_AG_CTX_RXMIT_SEQ_LAG_EN_MASK 0x1 /* rule1en */
412 #define E4_TSTORM_PRE_ROCE_CONN_AG_CTX_RULE2EN_MASK 0x1 /* rule2en */
414 #define E4_TSTORM_PRE_ROCE_CONN_AG_CTX_RULE3EN_MASK 0x1 /* rule3en */
416 #define E4_TSTORM_PRE_ROCE_CONN_AG_CTX_RULE4EN_MASK 0x1 /* rule4en */
418 #define E4_TSTORM_PRE_ROCE_CONN_AG_CTX_RULE5EN_MASK 0x1 /* rule5en */
420 #define E4_TSTORM_PRE_ROCE_CONN_AG_CTX_RULE6EN_MASK 0x1 /* rule6en */
422 #define E4_TSTORM_PRE_ROCE_CONN_AG_CTX_RULE7EN_MASK 0x1 /* rule7en */
424 #define E4_TSTORM_PRE_ROCE_CONN_AG_CTX_RULE8EN_MASK 0x1 /* rule8en */
452 #define E4_USTORM_PRE_ROCE_CONN_AG_CTX_EXIST_IN_QM0_MASK 0x1 /* exist_in_qm0 */
454 #define E4_USTORM_PRE_ROCE_CONN_AG_CTX_BIT1_MASK 0x1 /* exist_in_qm1 */
472 #define E4_USTORM_PRE_ROCE_CONN_AG_CTX_CF0EN_MASK 0x1 /* cf0en */
474 #define E4_USTORM_PRE_ROCE_CONN_AG_CTX_CF1EN_MASK 0x1 /* cf1en */
476 #define E4_USTORM_PRE_ROCE_CONN_AG_CTX_CF2EN_MASK 0x1 /* cf2en */
478 #define E4_USTORM_PRE_ROCE_CONN_AG_CTX_CF3EN_MASK 0x1 /* cf3en */
480 #define E4_USTORM_PRE_ROCE_CONN_AG_CTX_CQ_ARM_SE_CF_EN_MASK 0x1 /* cf4en */
482 #define E4_USTORM_PRE_ROCE_CONN_AG_CTX_CQ_ARM_CF_EN_MASK 0x1 /* cf5en */
484 #define E4_USTORM_PRE_ROCE_CONN_AG_CTX_CF6EN_MASK 0x1 /* cf6en */
486 #define E4_USTORM_PRE_ROCE_CONN_AG_CTX_CQ_SE_EN_MASK 0x1 /* rule0en */
489 #define E4_USTORM_PRE_ROCE_CONN_AG_CTX_CQ_EN_MASK 0x1 /* rule1en */
491 #define E4_USTORM_PRE_ROCE_CONN_AG_CTX_RULE2EN_MASK 0x1 /* rule2en */
493 #define E4_USTORM_PRE_ROCE_CONN_AG_CTX_RULE3EN_MASK 0x1 /* rule3en */
495 #define E4_USTORM_PRE_ROCE_CONN_AG_CTX_RULE4EN_MASK 0x1 /* rule4en */
497 #define E4_USTORM_PRE_ROCE_CONN_AG_CTX_RULE5EN_MASK 0x1 /* rule5en */
499 #define E4_USTORM_PRE_ROCE_CONN_AG_CTX_RULE6EN_MASK 0x1 /* rule6en */
501 #define E4_USTORM_PRE_ROCE_CONN_AG_CTX_RULE7EN_MASK 0x1 /* rule7en */
503 #define E4_USTORM_PRE_ROCE_CONN_AG_CTX_RULE8EN_MASK 0x1 /* rule8en */
597 #define PRE_ROCE_CQE_RESPONDER_INVALIDATE_MASK 0x1 /* Set in case of SEND_WITH_INVALIDATE completion */
599 #define PRE_ROCE_CQE_RESPONDER_SRQ_MASK 0x1 /* Set in case SRQ was used */
601 #define PRE_ROCE_CQE_RESPONDER_IMMEDIATE_MASK 0x1 /* Set in case immediate data */
723 #define PRE_ROCE_SQ_WQE_STRUCT_COMP_FLAG_MASK 0x1 /* If set, completion will be generated when the WQE is completed */
725 #define PRE_ROCE_SQ_WQE_STRUCT_RD_FENCE_FLAG_MASK 0x1 /* If set, all pending READ operations will be completed before start processing this WQE */
727 #define PRE_ROCE_SQ_WQE_STRUCT_INV_FENCE_FLAG_MASK 0x1 /* If set, all pending LOCAL_INVALIDATE operations will be completed before start processing this WQE */
729 #define PRE_ROCE_SQ_WQE_STRUCT_SE_FLAG_MASK 0x1 /* If set, signal the responder to generate a solicited event on this WQE */
733 #define PRE_ROCE_SQ_WQE_STRUCT_RESERVED0_MASK 0x1
758 #define E4_YSTORM_PRE_ROCE_TASK_AG_CTX_EXIST_IN_QM0_MASK 0x1 /* exist_in_qm0 */
760 #define E4_YSTORM_PRE_ROCE_TASK_AG_CTX_BIT1_MASK 0x1 /* exist_in_qm1 */
762 #define E4_YSTORM_PRE_ROCE_TASK_AG_CTX_VALID_MASK 0x1 /* bit2 */
764 #define E4_YSTORM_PRE_ROCE_TASK_AG_CTX_BIT3_MASK 0x1 /* bit3 */
773 #define E4_YSTORM_PRE_ROCE_TASK_AG_CTX_CF0EN_MASK 0x1 /* cf0en */
775 #define E4_YSTORM_PRE_ROCE_TASK_AG_CTX_CF1EN_MASK 0x1 /* cf1en */
778 #define E4_YSTORM_PRE_ROCE_TASK_AG_CTX_BIT4_MASK 0x1 /* bit4 */
780 #define E4_YSTORM_PRE_ROCE_TASK_AG_CTX_RX_REF_CNT_EQ_EN_MASK 0x1 /* rule0en */
782 #define E4_YSTORM_PRE_ROCE_TASK_AG_CTX_RX_REF_CNT_NE_EN_MASK 0x1 /* rule1en */
784 #define E4_YSTORM_PRE_ROCE_TASK_AG_CTX_TX_REF_CNT_EQ_EN_MASK 0x1 /* rule2en */
786 #define E4_YSTORM_PRE_ROCE_TASK_AG_CTX_TX_REF_CNT_NE_EN_MASK 0x1 /* rule3en */
788 #define E4_YSTORM_PRE_ROCE_TASK_AG_CTX_RULE4EN_MASK 0x1 /* rule4en */
790 #define E4_YSTORM_PRE_ROCE_TASK_AG_CTX_RULE5EN_MASK 0x1 /* rule5en */
792 #define E4_YSTORM_PRE_ROCE_TASK_AG_CTX_RULE6EN_MASK 0x1 /* rule6en */
815 #define E4_MSTORM_PRE_ROCE_TASK_AG_CTX_EXIST_IN_QM0_MASK 0x1 /* exist_in_qm0 */
817 #define E4_MSTORM_PRE_ROCE_TASK_AG_CTX_BIT1_MASK 0x1 /* exist_in_qm1 */
819 #define E4_MSTORM_PRE_ROCE_TASK_AG_CTX_VALID_MASK 0x1 /* bit2 */
821 #define E4_MSTORM_PRE_ROCE_TASK_AG_CTX_BIT3_MASK 0x1 /* bit3 */
830 #define E4_MSTORM_PRE_ROCE_TASK_AG_CTX_CF0EN_MASK 0x1 /* cf0en */
832 #define E4_MSTORM_PRE_ROCE_TASK_AG_CTX_CF1EN_MASK 0x1 /* cf1en */
835 #define E4_MSTORM_PRE_ROCE_TASK_AG_CTX_CF2EN_MASK 0x1 /* cf2en */
837 #define E4_MSTORM_PRE_ROCE_TASK_AG_CTX_RX_REF_CNT_EQ_EN_MASK 0x1 /* rule0en */
839 #define E4_MSTORM_PRE_ROCE_TASK_AG_CTX_RX_REF_CNT_NE_EN_MASK 0x1 /* rule1en */
841 #define E4_MSTORM_PRE_ROCE_TASK_AG_CTX_TX_REF_CNT_EQ_EN_MASK 0x1 /* rule2en */
843 #define E4_MSTORM_PRE_ROCE_TASK_AG_CTX_TX_REF_CNT_NE_EN_MASK 0x1 /* rule3en */
845 #define E4_MSTORM_PRE_ROCE_TASK_AG_CTX_RULE4EN_MASK 0x1 /* rule4en */
847 #define E4_MSTORM_PRE_ROCE_TASK_AG_CTX_RULE5EN_MASK 0x1 /* rule5en */
849 #define E4_MSTORM_PRE_ROCE_TASK_AG_CTX_RULE6EN_MASK 0x1 /* rule6en */
889 #define E4_MSTORM_PRE_ROCE_CONN_AG_CTX_EXIST_IN_QM0_MASK 0x1 /* exist_in_qm0 */
891 #define E4_MSTORM_PRE_ROCE_CONN_AG_CTX_BIT1_MASK 0x1 /* exist_in_qm1 */
900 #define E4_MSTORM_PRE_ROCE_CONN_AG_CTX_INV_STAG_DONE_CF_EN_MASK 0x1 /* cf0en */
902 #define E4_MSTORM_PRE_ROCE_CONN_AG_CTX_CF1EN_MASK 0x1 /* cf1en */
904 #define E4_MSTORM_PRE_ROCE_CONN_AG_CTX_CF2EN_MASK 0x1 /* cf2en */
906 #define E4_MSTORM_PRE_ROCE_CONN_AG_CTX_RULE0EN_MASK 0x1 /* rule0en */
908 #define E4_MSTORM_PRE_ROCE_CONN_AG_CTX_RULE1EN_MASK 0x1 /* rule1en */
910 #define E4_MSTORM_PRE_ROCE_CONN_AG_CTX_RULE2EN_MASK 0x1 /* rule2en */
912 #define E4_MSTORM_PRE_ROCE_CONN_AG_CTX_RCQ_CONS_EN_MASK 0x1 /* rule3en */
914 #define E4_MSTORM_PRE_ROCE_CONN_AG_CTX_RULE4EN_MASK 0x1 /* rule4en */
933 #define E4_TSTORM_PRE_ROCE_TASK_AG_CTX_BIT0_MASK 0x1 /* exist_in_qm0 */
935 #define E4_TSTORM_PRE_ROCE_TASK_AG_CTX_BIT1_MASK 0x1 /* exist_in_qm1 */
937 #define E4_TSTORM_PRE_ROCE_TASK_AG_CTX_BIT2_MASK 0x1 /* bit2 */
939 #define E4_TSTORM_PRE_ROCE_TASK_AG_CTX_BIT3_MASK 0x1 /* bit3 */
942 #define E4_TSTORM_PRE_ROCE_TASK_AG_CTX_BIT4_MASK 0x1 /* bit4 */
944 #define E4_TSTORM_PRE_ROCE_TASK_AG_CTX_BIT5_MASK 0x1 /* bit5 */
964 #define E4_TSTORM_PRE_ROCE_TASK_AG_CTX_CF0EN_MASK 0x1 /* cf0en */
966 #define E4_TSTORM_PRE_ROCE_TASK_AG_CTX_CF1EN_MASK 0x1 /* cf1en */
968 #define E4_TSTORM_PRE_ROCE_TASK_AG_CTX_CF2EN_MASK 0x1 /* cf2en */
970 #define E4_TSTORM_PRE_ROCE_TASK_AG_CTX_CF3EN_MASK 0x1 /* cf3en */
972 #define E4_TSTORM_PRE_ROCE_TASK_AG_CTX_CF4EN_MASK 0x1 /* cf4en */
974 #define E4_TSTORM_PRE_ROCE_TASK_AG_CTX_CF5EN_MASK 0x1 /* cf5en */
977 #define E4_TSTORM_PRE_ROCE_TASK_AG_CTX_CF6EN_MASK 0x1 /* cf6en */
979 #define E4_TSTORM_PRE_ROCE_TASK_AG_CTX_CF7EN_MASK 0x1 /* cf7en */
981 #define E4_TSTORM_PRE_ROCE_TASK_AG_CTX_RULE0EN_MASK 0x1 /* rule0en */
983 #define E4_TSTORM_PRE_ROCE_TASK_AG_CTX_RULE1EN_MASK 0x1 /* rule1en */
985 #define E4_TSTORM_PRE_ROCE_TASK_AG_CTX_RULE2EN_MASK 0x1 /* rule2en */
987 #define E4_TSTORM_PRE_ROCE_TASK_AG_CTX_RULE3EN_MASK 0x1 /* rule3en */
989 #define E4_TSTORM_PRE_ROCE_TASK_AG_CTX_RULE4EN_MASK 0x1 /* rule4en */
991 #define E4_TSTORM_PRE_ROCE_TASK_AG_CTX_RULE5EN_MASK 0x1 /* rule5en */
1015 #define E4_USTORM_PRE_ROCE_TASK_AG_CTX_BIT0_MASK 0x1 /* exist_in_qm0 */
1017 #define E4_USTORM_PRE_ROCE_TASK_AG_CTX_BIT1_MASK 0x1 /* exist_in_qm1 */
1031 #define E4_USTORM_PRE_ROCE_TASK_AG_CTX_CF0EN_MASK 0x1 /* cf0en */
1033 #define E4_USTORM_PRE_ROCE_TASK_AG_CTX_CF1EN_MASK 0x1 /* cf1en */
1035 #define E4_USTORM_PRE_ROCE_TASK_AG_CTX_CF2EN_MASK 0x1 /* cf2en */
1037 #define E4_USTORM_PRE_ROCE_TASK_AG_CTX_CF3EN_MASK 0x1 /* cf3en */
1039 #define E4_USTORM_PRE_ROCE_TASK_AG_CTX_CF4EN_MASK 0x1 /* cf4en */
1041 #define E4_USTORM_PRE_ROCE_TASK_AG_CTX_RULE0EN_MASK 0x1 /* rule0en */
1043 #define E4_USTORM_PRE_ROCE_TASK_AG_CTX_RULE1EN_MASK 0x1 /* rule1en */
1045 #define E4_USTORM_PRE_ROCE_TASK_AG_CTX_RULE2EN_MASK 0x1 /* rule2en */
1048 #define E4_USTORM_PRE_ROCE_TASK_AG_CTX_RULE3EN_MASK 0x1 /* rule3en */
1050 #define E4_USTORM_PRE_ROCE_TASK_AG_CTX_RULE4EN_MASK 0x1 /* rule4en */
1052 #define E4_USTORM_PRE_ROCE_TASK_AG_CTX_RULE5EN_MASK 0x1 /* rule5en */
1054 #define E4_USTORM_PRE_ROCE_TASK_AG_CTX_RULE6EN_MASK 0x1 /* rule6en */
1080 #define E4_YSTORM_PRE_ROCE_CONN_AG_CTX_BIT0_MASK 0x1 /* exist_in_qm0 */
1082 #define E4_YSTORM_PRE_ROCE_CONN_AG_CTX_BIT1_MASK 0x1 /* exist_in_qm1 */
1091 #define E4_YSTORM_PRE_ROCE_CONN_AG_CTX_CF0EN_MASK 0x1 /* cf0en */
1093 #define E4_YSTORM_PRE_ROCE_CONN_AG_CTX_CF1EN_MASK 0x1 /* cf1en */
1095 #define E4_YSTORM_PRE_ROCE_CONN_AG_CTX_CF2EN_MASK 0x1 /* cf2en */
1097 #define E4_YSTORM_PRE_ROCE_CONN_AG_CTX_RULE0EN_MASK 0x1 /* rule0en */
1099 #define E4_YSTORM_PRE_ROCE_CONN_AG_CTX_RULE1EN_MASK 0x1 /* rule1en */
1101 #define E4_YSTORM_PRE_ROCE_CONN_AG_CTX_RULE2EN_MASK 0x1 /* rule2en */
1103 #define E4_YSTORM_PRE_ROCE_CONN_AG_CTX_RULE3EN_MASK 0x1 /* rule3en */
1105 #define E4_YSTORM_PRE_ROCE_CONN_AG_CTX_RULE4EN_MASK 0x1 /* rule4en */
1127 #define E5_MSTORM_PRE_ROCE_CONN_AG_CTX_EXIST_IN_QM0_MASK 0x1 /* exist_in_qm0 */
1129 #define E5_MSTORM_PRE_ROCE_CONN_AG_CTX_BIT1_MASK 0x1 /* exist_in_qm1 */
1138 #define E5_MSTORM_PRE_ROCE_CONN_AG_CTX_INV_STAG_DONE_CF_EN_MASK 0x1 /* cf0en */
1140 #define E5_MSTORM_PRE_ROCE_CONN_AG_CTX_CF1EN_MASK 0x1 /* cf1en */
1142 #define E5_MSTORM_PRE_ROCE_CONN_AG_CTX_CF2EN_MASK 0x1 /* cf2en */
1144 #define E5_MSTORM_PRE_ROCE_CONN_AG_CTX_RULE0EN_MASK 0x1 /* rule0en */
1146 #define E5_MSTORM_PRE_ROCE_CONN_AG_CTX_RULE1EN_MASK 0x1 /* rule1en */
1148 #define E5_MSTORM_PRE_ROCE_CONN_AG_CTX_RULE2EN_MASK 0x1 /* rule2en */
1150 #define E5_MSTORM_PRE_ROCE_CONN_AG_CTX_RCQ_CONS_EN_MASK 0x1 /* rule3en */
1152 #define E5_MSTORM_PRE_ROCE_CONN_AG_CTX_RULE4EN_MASK 0x1 /* rule4en */
1169 #define E5_MSTORM_PRE_ROCE_TASK_AG_CTX_EXIST_IN_QM0_MASK 0x1 /* exist_in_qm0 */
1171 #define E5_MSTORM_PRE_ROCE_TASK_AG_CTX_BIT1_MASK 0x1 /* exist_in_qm1 */
1173 #define E5_MSTORM_PRE_ROCE_TASK_AG_CTX_VALID_MASK 0x1 /* bit2 */
1175 #define E5_MSTORM_PRE_ROCE_TASK_AG_CTX_BIT3_MASK 0x1 /* bit3 */
1184 #define E5_MSTORM_PRE_ROCE_TASK_AG_CTX_CF0EN_MASK 0x1 /* cf0en */
1186 #define E5_MSTORM_PRE_ROCE_TASK_AG_CTX_CF1EN_MASK 0x1 /* cf1en */
1189 #define E5_MSTORM_PRE_ROCE_TASK_AG_CTX_CF2EN_MASK 0x1 /* cf2en */
1191 #define E5_MSTORM_PRE_ROCE_TASK_AG_CTX_RX_REF_CNT_EQ_EN_MASK 0x1 /* rule0en */
1193 #define E5_MSTORM_PRE_ROCE_TASK_AG_CTX_RX_REF_CNT_NE_EN_MASK 0x1 /* rule1en */
1195 #define E5_MSTORM_PRE_ROCE_TASK_AG_CTX_TX_REF_CNT_EQ_EN_MASK 0x1 /* rule2en */
1197 #define E5_MSTORM_PRE_ROCE_TASK_AG_CTX_TX_REF_CNT_NE_EN_MASK 0x1 /* rule3en */
1199 #define E5_MSTORM_PRE_ROCE_TASK_AG_CTX_RULE4EN_MASK 0x1 /* rule4en */
1201 #define E5_MSTORM_PRE_ROCE_TASK_AG_CTX_RULE5EN_MASK 0x1 /* rule5en */
1203 #define E5_MSTORM_PRE_ROCE_TASK_AG_CTX_RULE6EN_MASK 0x1 /* rule6en */
1206 #define E5_MSTORM_PRE_ROCE_TASK_AG_CTX_E4_RESERVED1_MASK 0x1 /* bit4 */
1212 #define E5_MSTORM_PRE_ROCE_TASK_AG_CTX_E4_RESERVED4_MASK 0x1 /* cf3en */
1214 #define E5_MSTORM_PRE_ROCE_TASK_AG_CTX_E4_RESERVED5_MASK 0x1 /* cf4en */
1216 #define E5_MSTORM_PRE_ROCE_TASK_AG_CTX_E4_RESERVED6_MASK 0x1 /* rule7en */
1238 #define E5_TSTORM_PRE_ROCE_CONN_AG_CTX_EXIST_IN_QM0_MASK 0x1 /* exist_in_qm0 */
1240 #define E5_TSTORM_PRE_ROCE_CONN_AG_CTX_BIT1_MASK 0x1 /* exist_in_qm1 */
1242 #define E5_TSTORM_PRE_ROCE_CONN_AG_CTX_BIT2_MASK 0x1 /* bit2 */
1244 #define E5_TSTORM_PRE_ROCE_CONN_AG_CTX_BIT3_MASK 0x1 /* bit3 */
1246 #define E5_TSTORM_PRE_ROCE_CONN_AG_CTX_BIT4_MASK 0x1 /* bit4 */
1248 #define E5_TSTORM_PRE_ROCE_CONN_AG_CTX_BIT5_MASK 0x1 /* bit5 */
1275 #define E5_TSTORM_PRE_ROCE_CONN_AG_CTX_TIMEOUT_EN_MASK 0x1 /* cf0en */
1277 #define E5_TSTORM_PRE_ROCE_CONN_AG_CTX_FLUSH_Q0_EN_MASK 0x1 /* cf1en */
1279 #define E5_TSTORM_PRE_ROCE_CONN_AG_CTX_SND_DONE_EN_MASK 0x1 /* cf2en */
1281 #define E5_TSTORM_PRE_ROCE_CONN_AG_CTX_TIMER_STOP_ALL_EN_MASK 0x1 /* cf3en */
1284 #define E5_TSTORM_PRE_ROCE_CONN_AG_CTX_RESERVED_CF_EN_MASK 0x1 /* cf4en */
1286 #define E5_TSTORM_PRE_ROCE_CONN_AG_CTX_DQ_FLUSH_EN_MASK 0x1 /* cf5en */
1288 #define E5_TSTORM_PRE_ROCE_CONN_AG_CTX_CF6EN_MASK 0x1 /* cf6en */
1290 #define E5_TSTORM_PRE_ROCE_CONN_AG_CTX_CF7EN_MASK 0x1 /* cf7en */
1292 #define E5_TSTORM_PRE_ROCE_CONN_AG_CTX_CF8EN_MASK 0x1 /* cf8en */
1294 #define E5_TSTORM_PRE_ROCE_CONN_AG_CTX_CF9EN_MASK 0x1 /* cf9en */
1296 #define E5_TSTORM_PRE_ROCE_CONN_AG_CTX_CF10EN_MASK 0x1 /* cf10en */
1298 #define E5_TSTORM_PRE_ROCE_CONN_AG_CTX_RXMIT_SEQ_EN_MASK 0x1 /* rule0en */
1301 #define E5_TSTORM_PRE_ROCE_CONN_AG_CTX_RXMIT_SEQ_LAG_EN_MASK 0x1 /* rule1en */
1303 #define E5_TSTORM_PRE_ROCE_CONN_AG_CTX_RULE2EN_MASK 0x1 /* rule2en */
1305 #define E5_TSTORM_PRE_ROCE_CONN_AG_CTX_RULE3EN_MASK 0x1 /* rule3en */
1307 #define E5_TSTORM_PRE_ROCE_CONN_AG_CTX_RULE4EN_MASK 0x1 /* rule4en */
1309 #define E5_TSTORM_PRE_ROCE_CONN_AG_CTX_RULE5EN_MASK 0x1 /* rule5en */
1311 #define E5_TSTORM_PRE_ROCE_CONN_AG_CTX_RULE6EN_MASK 0x1 /* rule6en */
1313 #define E5_TSTORM_PRE_ROCE_CONN_AG_CTX_RULE7EN_MASK 0x1 /* rule7en */
1315 #define E5_TSTORM_PRE_ROCE_CONN_AG_CTX_RULE8EN_MASK 0x1 /* rule8en */
1318 #define E5_TSTORM_PRE_ROCE_CONN_AG_CTX_E4_RESERVED1_MASK 0x1 /* bit6 */
1320 #define E5_TSTORM_PRE_ROCE_CONN_AG_CTX_E4_RESERVED2_MASK 0x1 /* bit7 */
1322 #define E5_TSTORM_PRE_ROCE_CONN_AG_CTX_E4_RESERVED3_MASK 0x1 /* bit8 */
1326 #define E5_TSTORM_PRE_ROCE_CONN_AG_CTX_E4_RESERVED5_MASK 0x1 /* cf11en */
1328 #define E5_TSTORM_PRE_ROCE_CONN_AG_CTX_E4_RESERVED6_MASK 0x1 /* rule9en */
1330 #define E5_TSTORM_PRE_ROCE_CONN_AG_CTX_E4_RESERVED7_MASK 0x1 /* rule10en */
1363 #define E5_TSTORM_PRE_ROCE_TASK_AG_CTX_BIT0_MASK 0x1 /* exist_in_qm0 */
1365 #define E5_TSTORM_PRE_ROCE_TASK_AG_CTX_BIT1_MASK 0x1 /* exist_in_qm1 */
1367 #define E5_TSTORM_PRE_ROCE_TASK_AG_CTX_BIT2_MASK 0x1 /* bit2 */
1369 #define E5_TSTORM_PRE_ROCE_TASK_AG_CTX_BIT3_MASK 0x1 /* bit3 */
1372 #define E5_TSTORM_PRE_ROCE_TASK_AG_CTX_BIT4_MASK 0x1 /* bit4 */
1374 #define E5_TSTORM_PRE_ROCE_TASK_AG_CTX_BIT5_MASK 0x1 /* bit5 */
1394 #define E5_TSTORM_PRE_ROCE_TASK_AG_CTX_CF0EN_MASK 0x1 /* cf0en */
1396 #define E5_TSTORM_PRE_ROCE_TASK_AG_CTX_CF1EN_MASK 0x1 /* cf1en */
1398 #define E5_TSTORM_PRE_ROCE_TASK_AG_CTX_CF2EN_MASK 0x1 /* cf2en */
1400 #define E5_TSTORM_PRE_ROCE_TASK_AG_CTX_CF3EN_MASK 0x1 /* cf3en */
1402 #define E5_TSTORM_PRE_ROCE_TASK_AG_CTX_CF4EN_MASK 0x1 /* cf4en */
1404 #define E5_TSTORM_PRE_ROCE_TASK_AG_CTX_CF5EN_MASK 0x1 /* cf5en */
1407 #define E5_TSTORM_PRE_ROCE_TASK_AG_CTX_CF6EN_MASK 0x1 /* cf6en */
1409 #define E5_TSTORM_PRE_ROCE_TASK_AG_CTX_CF7EN_MASK 0x1 /* cf7en */
1411 #define E5_TSTORM_PRE_ROCE_TASK_AG_CTX_RULE0EN_MASK 0x1 /* rule0en */
1413 #define E5_TSTORM_PRE_ROCE_TASK_AG_CTX_RULE1EN_MASK 0x1 /* rule1en */
1415 #define E5_TSTORM_PRE_ROCE_TASK_AG_CTX_RULE2EN_MASK 0x1 /* rule2en */
1417 #define E5_TSTORM_PRE_ROCE_TASK_AG_CTX_RULE3EN_MASK 0x1 /* rule3en */
1419 #define E5_TSTORM_PRE_ROCE_TASK_AG_CTX_RULE4EN_MASK 0x1 /* rule4en */
1421 #define E5_TSTORM_PRE_ROCE_TASK_AG_CTX_RULE5EN_MASK 0x1 /* rule5en */
1441 #define E5_USTORM_PRE_ROCE_CONN_AG_CTX_EXIST_IN_QM0_MASK 0x1 /* exist_in_qm0 */
1443 #define E5_USTORM_PRE_ROCE_CONN_AG_CTX_BIT1_MASK 0x1 /* exist_in_qm1 */
1461 #define E5_USTORM_PRE_ROCE_CONN_AG_CTX_CF0EN_MASK 0x1 /* cf0en */
1463 #define E5_USTORM_PRE_ROCE_CONN_AG_CTX_CF1EN_MASK 0x1 /* cf1en */
1465 #define E5_USTORM_PRE_ROCE_CONN_AG_CTX_CF2EN_MASK 0x1 /* cf2en */
1467 #define E5_USTORM_PRE_ROCE_CONN_AG_CTX_CF3EN_MASK 0x1 /* cf3en */
1469 #define E5_USTORM_PRE_ROCE_CONN_AG_CTX_CQ_ARM_SE_CF_EN_MASK 0x1 /* cf4en */
1471 #define E5_USTORM_PRE_ROCE_CONN_AG_CTX_CQ_ARM_CF_EN_MASK 0x1 /* cf5en */
1473 #define E5_USTORM_PRE_ROCE_CONN_AG_CTX_CF6EN_MASK 0x1 /* cf6en */
1475 #define E5_USTORM_PRE_ROCE_CONN_AG_CTX_CQ_SE_EN_MASK 0x1 /* rule0en */
1478 #define E5_USTORM_PRE_ROCE_CONN_AG_CTX_CQ_EN_MASK 0x1 /* rule1en */
1480 #define E5_USTORM_PRE_ROCE_CONN_AG_CTX_RULE2EN_MASK 0x1 /* rule2en */
1482 #define E5_USTORM_PRE_ROCE_CONN_AG_CTX_RULE3EN_MASK 0x1 /* rule3en */
1484 #define E5_USTORM_PRE_ROCE_CONN_AG_CTX_RULE4EN_MASK 0x1 /* rule4en */
1486 #define E5_USTORM_PRE_ROCE_CONN_AG_CTX_RULE5EN_MASK 0x1 /* rule5en */
1488 #define E5_USTORM_PRE_ROCE_CONN_AG_CTX_RULE6EN_MASK 0x1 /* rule6en */
1490 #define E5_USTORM_PRE_ROCE_CONN_AG_CTX_RULE7EN_MASK 0x1 /* rule7en */
1492 #define E5_USTORM_PRE_ROCE_CONN_AG_CTX_RULE8EN_MASK 0x1 /* rule8en */
1495 #define E5_USTORM_PRE_ROCE_CONN_AG_CTX_E4_RESERVED1_MASK 0x1 /* bit2 */
1497 #define E5_USTORM_PRE_ROCE_CONN_AG_CTX_E4_RESERVED2_MASK 0x1 /* bit3 */
1503 #define E5_USTORM_PRE_ROCE_CONN_AG_CTX_E4_RESERVED5_MASK 0x1 /* cf7en */
1505 #define E5_USTORM_PRE_ROCE_CONN_AG_CTX_E4_RESERVED6_MASK 0x1 /* cf8en */
1527 #define E5_USTORM_PRE_ROCE_TASK_AG_CTX_BIT0_MASK 0x1 /* exist_in_qm0 */
1529 #define E5_USTORM_PRE_ROCE_TASK_AG_CTX_BIT1_MASK 0x1 /* exist_in_qm1 */
1543 #define E5_USTORM_PRE_ROCE_TASK_AG_CTX_CF0EN_MASK 0x1 /* cf0en */
1545 #define E5_USTORM_PRE_ROCE_TASK_AG_CTX_CF1EN_MASK 0x1 /* cf1en */
1547 #define E5_USTORM_PRE_ROCE_TASK_AG_CTX_CF2EN_MASK 0x1 /* cf2en */
1549 #define E5_USTORM_PRE_ROCE_TASK_AG_CTX_CF3EN_MASK 0x1 /* cf3en */
1551 #define E5_USTORM_PRE_ROCE_TASK_AG_CTX_CF4EN_MASK 0x1 /* cf4en */
1553 #define E5_USTORM_PRE_ROCE_TASK_AG_CTX_RULE0EN_MASK 0x1 /* rule0en */
1555 #define E5_USTORM_PRE_ROCE_TASK_AG_CTX_RULE1EN_MASK 0x1 /* rule1en */
1557 #define E5_USTORM_PRE_ROCE_TASK_AG_CTX_RULE2EN_MASK 0x1 /* rule2en */
1560 #define E5_USTORM_PRE_ROCE_TASK_AG_CTX_RULE3EN_MASK 0x1 /* rule3en */
1562 #define E5_USTORM_PRE_ROCE_TASK_AG_CTX_RULE4EN_MASK 0x1 /* rule4en */
1564 #define E5_USTORM_PRE_ROCE_TASK_AG_CTX_RULE5EN_MASK 0x1 /* rule5en */
1566 #define E5_USTORM_PRE_ROCE_TASK_AG_CTX_RULE6EN_MASK 0x1 /* rule6en */
1568 #define E5_USTORM_PRE_ROCE_TASK_AG_CTX_E4_RESERVED1_MASK 0x1 /* bit2 */
1570 #define E5_USTORM_PRE_ROCE_TASK_AG_CTX_E4_RESERVED2_MASK 0x1 /* bit3 */
1572 #define E5_USTORM_PRE_ROCE_TASK_AG_CTX_E4_RESERVED3_MASK 0x1 /* bit4 */
1574 #define E5_USTORM_PRE_ROCE_TASK_AG_CTX_E4_RESERVED4_MASK 0x1 /* rule7en */
1579 #define E5_USTORM_PRE_ROCE_TASK_AG_CTX_E4_RESERVED6_MASK 0x1 /* cf5en */
1581 #define E5_USTORM_PRE_ROCE_TASK_AG_CTX_E4_RESERVED7_MASK 0x1 /* rule8en */
1606 #define E5_XSTORM_PRE_ROCE_CONN_AG_CTX_EXIST_IN_QM0_MASK 0x1 /* exist_in_qm0 */
1608 #define E5_XSTORM_PRE_ROCE_CONN_AG_CTX_RESERVED1_MASK 0x1 /* exist_in_qm1 */
1610 #define E5_XSTORM_PRE_ROCE_CONN_AG_CTX_RESERVED2_MASK 0x1 /* exist_in_qm2 */
1612 #define E5_XSTORM_PRE_ROCE_CONN_AG_CTX_EXIST_IN_QM3_MASK 0x1 /* exist_in_qm3 */
1614 #define E5_XSTORM_PRE_ROCE_CONN_AG_CTX_RESERVED3_MASK 0x1 /* bit4 */
1616 #define E5_XSTORM_PRE_ROCE_CONN_AG_CTX_RESERVED4_MASK 0x1 /* cf_array_active */
1618 #define E5_XSTORM_PRE_ROCE_CONN_AG_CTX_RESERVED5_MASK 0x1 /* bit6 */
1620 #define E5_XSTORM_PRE_ROCE_CONN_AG_CTX_RESERVED6_MASK 0x1 /* bit7 */
1623 #define E5_XSTORM_PRE_ROCE_CONN_AG_CTX_RESERVED7_MASK 0x1 /* bit8 */
1625 #define E5_XSTORM_PRE_ROCE_CONN_AG_CTX_RESERVED8_MASK 0x1 /* bit9 */
1627 #define E5_XSTORM_PRE_ROCE_CONN_AG_CTX_DA_ENABLE_MASK 0x1 /* bit10 */
1629 #define E5_XSTORM_PRE_ROCE_CONN_AG_CTX_BIT11_MASK 0x1 /* bit11 */
1631 #define E5_XSTORM_PRE_ROCE_CONN_AG_CTX_BIT12_MASK 0x1 /* bit12 */
1633 #define E5_XSTORM_PRE_ROCE_CONN_AG_CTX_BIT13_MASK 0x1 /* bit13 */
1635 #define E5_XSTORM_PRE_ROCE_CONN_AG_CTX_BIT14_MASK 0x1 /* bit14 */
1637 #define E5_XSTORM_PRE_ROCE_CONN_AG_CTX_BIT15_MASK 0x1 /* bit15 */
1691 #define E5_XSTORM_PRE_ROCE_CONN_AG_CTX_CF0EN_MASK 0x1 /* cf0en */
1693 #define E5_XSTORM_PRE_ROCE_CONN_AG_CTX_CF1EN_MASK 0x1 /* cf1en */
1696 #define E5_XSTORM_PRE_ROCE_CONN_AG_CTX_CF2EN_MASK 0x1 /* cf2en */
1698 #define E5_XSTORM_PRE_ROCE_CONN_AG_CTX_TIMER_STOP_ALL_EN_MASK 0x1 /* cf3en */
1700 #define E5_XSTORM_PRE_ROCE_CONN_AG_CTX_DA_EXPIRED_MASK 0x1 /* cf4en */
1702 #define E5_XSTORM_PRE_ROCE_CONN_AG_CTX_FORCE_ACK_CF_EN_MASK 0x1 /* cf5en */
1704 #define E5_XSTORM_PRE_ROCE_CONN_AG_CTX_IRQ_RXMIT_CF_EN_MASK 0x1 /* cf6en */
1706 #define E5_XSTORM_PRE_ROCE_CONN_AG_CTX_TMR_RWND_CF_EN_MASK 0x1 /* cf7en */
1708 #define E5_XSTORM_PRE_ROCE_CONN_AG_CTX_SND_RXMIT_CF_EN_MASK 0x1 /* cf8en */
1710 #define E5_XSTORM_PRE_ROCE_CONN_AG_CTX_SND_RNR_CF_EN_MASK 0x1 /* cf9en */
1713 #define E5_XSTORM_PRE_ROCE_CONN_AG_CTX_CF10EN_MASK 0x1 /* cf10en */
1715 #define E5_XSTORM_PRE_ROCE_CONN_AG_CTX_CF11EN_MASK 0x1 /* cf11en */
1717 #define E5_XSTORM_PRE_ROCE_CONN_AG_CTX_CF12EN_MASK 0x1 /* cf12en */
1719 #define E5_XSTORM_PRE_ROCE_CONN_AG_CTX_CF13EN_MASK 0x1 /* cf13en */
1721 #define E5_XSTORM_PRE_ROCE_CONN_AG_CTX_CF14EN_MASK 0x1 /* cf14en */
1723 #define E5_XSTORM_PRE_ROCE_CONN_AG_CTX_CF15EN_MASK 0x1 /* cf15en */
1725 #define E5_XSTORM_PRE_ROCE_CONN_AG_CTX_INV_STAG_CF_EN_MASK 0x1 /* cf16en */
1727 #define E5_XSTORM_PRE_ROCE_CONN_AG_CTX_CF17EN_MASK 0x1 /* cf_array_cf_en */
1730 #define E5_XSTORM_PRE_ROCE_CONN_AG_CTX_CF18EN_MASK 0x1 /* cf18en */
1732 #define E5_XSTORM_PRE_ROCE_CONN_AG_CTX_DQ_FLUSH_EN_MASK 0x1 /* cf19en */
1734 #define E5_XSTORM_PRE_ROCE_CONN_AG_CTX_FLUSH_Q0_EN_MASK 0x1 /* cf20en */
1736 #define E5_XSTORM_PRE_ROCE_CONN_AG_CTX_RESERVED11_MASK 0x1 /* cf21en */
1738 #define E5_XSTORM_PRE_ROCE_CONN_AG_CTX_SLOW_PATH_EN_MASK 0x1 /* cf22en */
1740 #define E5_XSTORM_PRE_ROCE_CONN_AG_CTX_DPM_DONE_CF_EN_MASK 0x1 /* cf23en */
1742 #define E5_XSTORM_PRE_ROCE_CONN_AG_CTX_RESERVED12_MASK 0x1 /* rule0en */
1744 #define E5_XSTORM_PRE_ROCE_CONN_AG_CTX_RESERVED13_MASK 0x1 /* rule1en */
1747 #define E5_XSTORM_PRE_ROCE_CONN_AG_CTX_RESERVED14_MASK 0x1 /* rule2en */
1749 #define E5_XSTORM_PRE_ROCE_CONN_AG_CTX_RESERVED15_MASK 0x1 /* rule3en */
1751 #define E5_XSTORM_PRE_ROCE_CONN_AG_CTX_RESERVED16_MASK 0x1 /* rule4en */
1753 #define E5_XSTORM_PRE_ROCE_CONN_AG_CTX_DA_CNT_EN_MASK 0x1 /* rule5en */
1755 #define E5_XSTORM_PRE_ROCE_CONN_AG_CTX_RULE6EN_MASK 0x1 /* rule6en */
1757 #define E5_XSTORM_PRE_ROCE_CONN_AG_CTX_SND_UNA_EN_MASK 0x1 /* rule7en */
1759 #define E5_XSTORM_PRE_ROCE_CONN_AG_CTX_A0_RESERVED1_MASK 0x1 /* rule8en */
1761 #define E5_XSTORM_PRE_ROCE_CONN_AG_CTX_RULE9EN_MASK 0x1 /* rule9en */
1764 #define E5_XSTORM_PRE_ROCE_CONN_AG_CTX_SQ_PROD_EN_MASK 0x1 /* rule10en */
1766 #define E5_XSTORM_PRE_ROCE_CONN_AG_CTX_RULE11EN_MASK 0x1 /* rule11en */
1768 #define E5_XSTORM_PRE_ROCE_CONN_AG_CTX_A0_RESERVED2_MASK 0x1 /* rule12en */
1770 #define E5_XSTORM_PRE_ROCE_CONN_AG_CTX_A0_RESERVED3_MASK 0x1 /* rule13en */
1772 #define E5_XSTORM_PRE_ROCE_CONN_AG_CTX_SQ_CMP_CONS_EN_MASK 0x1 /* rule14en */
1774 #define E5_XSTORM_PRE_ROCE_CONN_AG_CTX_SNDLSN_NE_SNDSSN_EN_MASK 0x1 /* rule15en */
1776 #define E5_XSTORM_PRE_ROCE_CONN_AG_CTX_RULE16EN_MASK 0x1 /* rule16en */
1778 #define E5_XSTORM_PRE_ROCE_CONN_AG_CTX_RULE17EN_MASK 0x1 /* rule17en */
1781 #define E5_XSTORM_PRE_ROCE_CONN_AG_CTX_RCQ_PROD_EN_MASK 0x1 /* rule18en */
1783 #define E5_XSTORM_PRE_ROCE_CONN_AG_CTX_HQ_EN_MASK 0x1 /* rule19en */
1785 #define E5_XSTORM_PRE_ROCE_CONN_AG_CTX_A0_RESERVED4_MASK 0x1 /* rule20en */
1787 #define E5_XSTORM_PRE_ROCE_CONN_AG_CTX_A0_RESERVED5_MASK 0x1 /* rule21en */
1789 #define E5_XSTORM_PRE_ROCE_CONN_AG_CTX_A0_RESERVED6_MASK 0x1 /* rule22en */
1791 #define E5_XSTORM_PRE_ROCE_CONN_AG_CTX_A0_RESERVED7_MASK 0x1 /* rule23en */
1793 #define E5_XSTORM_PRE_ROCE_CONN_AG_CTX_A0_RESERVED8_MASK 0x1 /* rule24en */
1795 #define E5_XSTORM_PRE_ROCE_CONN_AG_CTX_A0_RESERVED9_MASK 0x1 /* rule25en */
1798 #define E5_XSTORM_PRE_ROCE_CONN_AG_CTX_MIGRATION_MASK 0x1 /* bit16 */
1800 #define E5_XSTORM_PRE_ROCE_CONN_AG_CTX_BIT17_MASK 0x1 /* bit17 */
1804 #define E5_XSTORM_PRE_ROCE_CONN_AG_CTX_L2_EDPM_ENABLE_MASK 0x1 /* bit20 */
1806 #define E5_XSTORM_PRE_ROCE_CONN_AG_CTX_ROCE_EDPM_ENABLE_MASK 0x1 /* bit21 */
1830 #define E5_XSTORM_PRE_ROCE_CONN_AG_CTX_E4_RESERVED1_MASK 0x1 /* bit22 */
1832 #define E5_XSTORM_PRE_ROCE_CONN_AG_CTX_E4_RESERVED2_MASK 0x1 /* bit23 */
1834 #define E5_XSTORM_PRE_ROCE_CONN_AG_CTX_E4_RESERVED3_MASK 0x1 /* bit24 */
1838 #define E5_XSTORM_PRE_ROCE_CONN_AG_CTX_E4_RESERVED5_MASK 0x1 /* cf24en */
1840 #define E5_XSTORM_PRE_ROCE_CONN_AG_CTX_E4_RESERVED6_MASK 0x1 /* rule26en */
1842 #define E5_XSTORM_PRE_ROCE_CONN_AG_CTX_E4_RESERVED7_MASK 0x1 /* rule27en */
1869 #define E5_YSTORM_PRE_ROCE_CONN_AG_CTX_BIT0_MASK 0x1 /* exist_in_qm0 */
1871 #define E5_YSTORM_PRE_ROCE_CONN_AG_CTX_BIT1_MASK 0x1 /* exist_in_qm1 */
1880 #define E5_YSTORM_PRE_ROCE_CONN_AG_CTX_CF0EN_MASK 0x1 /* cf0en */
1882 #define E5_YSTORM_PRE_ROCE_CONN_AG_CTX_CF1EN_MASK 0x1 /* cf1en */
1884 #define E5_YSTORM_PRE_ROCE_CONN_AG_CTX_CF2EN_MASK 0x1 /* cf2en */
1886 #define E5_YSTORM_PRE_ROCE_CONN_AG_CTX_RULE0EN_MASK 0x1 /* rule0en */
1888 #define E5_YSTORM_PRE_ROCE_CONN_AG_CTX_RULE1EN_MASK 0x1 /* rule1en */
1890 #define E5_YSTORM_PRE_ROCE_CONN_AG_CTX_RULE2EN_MASK 0x1 /* rule2en */
1892 #define E5_YSTORM_PRE_ROCE_CONN_AG_CTX_RULE3EN_MASK 0x1 /* rule3en */
1894 #define E5_YSTORM_PRE_ROCE_CONN_AG_CTX_RULE4EN_MASK 0x1 /* rule4en */
1918 #define E5_YSTORM_PRE_ROCE_TASK_AG_CTX_EXIST_IN_QM0_MASK 0x1 /* exist_in_qm0 */
1920 #define E5_YSTORM_PRE_ROCE_TASK_AG_CTX_BIT1_MASK 0x1 /* exist_in_qm1 */
1922 #define E5_YSTORM_PRE_ROCE_TASK_AG_CTX_VALID_MASK 0x1 /* bit2 */
1924 #define E5_YSTORM_PRE_ROCE_TASK_AG_CTX_BIT3_MASK 0x1 /* bit3 */
1933 #define E5_YSTORM_PRE_ROCE_TASK_AG_CTX_CF0EN_MASK 0x1 /* cf0en */
1935 #define E5_YSTORM_PRE_ROCE_TASK_AG_CTX_CF1EN_MASK 0x1 /* cf1en */
1938 #define E5_YSTORM_PRE_ROCE_TASK_AG_CTX_BIT4_MASK 0x1 /* bit4 */
1940 #define E5_YSTORM_PRE_ROCE_TASK_AG_CTX_RX_REF_CNT_EQ_EN_MASK 0x1 /* rule0en */
1942 #define E5_YSTORM_PRE_ROCE_TASK_AG_CTX_RX_REF_CNT_NE_EN_MASK 0x1 /* rule1en */
1944 #define E5_YSTORM_PRE_ROCE_TASK_AG_CTX_TX_REF_CNT_EQ_EN_MASK 0x1 /* rule2en */
1946 #define E5_YSTORM_PRE_ROCE_TASK_AG_CTX_TX_REF_CNT_NE_EN_MASK 0x1 /* rule3en */
1948 #define E5_YSTORM_PRE_ROCE_TASK_AG_CTX_RULE4EN_MASK 0x1 /* rule4en */
1950 #define E5_YSTORM_PRE_ROCE_TASK_AG_CTX_RULE5EN_MASK 0x1 /* rule5en */
1952 #define E5_YSTORM_PRE_ROCE_TASK_AG_CTX_RULE6EN_MASK 0x1 /* rule6en */
1955 #define E5_YSTORM_PRE_ROCE_TASK_AG_CTX_E4_RESERVED1_MASK 0x1 /* bit5 */
1961 #define E5_YSTORM_PRE_ROCE_TASK_AG_CTX_E4_RESERVED4_MASK 0x1 /* cf3en */
1963 #define E5_YSTORM_PRE_ROCE_TASK_AG_CTX_E4_RESERVED5_MASK 0x1 /* cf4en */
1965 #define E5_YSTORM_PRE_ROCE_TASK_AG_CTX_E4_RESERVED6_MASK 0x1 /* rule7en */
1992 #define PRE_ROCE_DB_DATA_BYPASS_EN_MASK 0x1 /* enable QM bypass */
1994 #define PRE_ROCE_DB_DATA_RESERVED_MASK 0x1
2023 #define PRE_ROCE_PWM_VAL32_DATA_BYPASS_EN_MASK 0x1 /* enable QM bypass */
2025 #define PRE_ROCE_PWM_VAL32_DATA_CONN_TYPE_IS_IWARP_MASK 0x1 /* Connection type is iWARP */